CN112187966A - 一种加速卡及其mac地址生成方法、装置和存储介质 - Google Patents

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Abstract

本申请公开了一种加速卡及其MAC地址生成方法、装置和计算机可读存储介质，该方法包括：获取目标加速卡的ID编号；提取ID编号的低32位和高32位；将低32位与预设初始值进行CRC32处理以生成第一校验值；将第一校验值与高32位进行CRC32处理以生成第二校验值；将第二校验值与预设常值拼接生成目标加速卡的MAC地址。本申请通过对具有唯一性的ID编号进行拆分、CRC32等处理，可生成同样具有唯一性的MAC地址，保障了MAC地址的有效性，省却了地址冲突检验的流程，同时，本申请无需手动设计和输入，即可自动高效的完成，保障了MAC地址的生成效率，特别适用于大批量加速卡的应用场景。

Description

一种加速卡及其MAC地址生成方法、装置和存储介质
技术领域
本申请涉及计算机技术领域，特别涉及一种加速卡及其MAC地址生成方法、装置和计算机可读存储介质。
背景技术
在协同加速的过程中，如何将数据在不同加速卡上进行传输，这是近年来研究的重点之一。其主要的做法就是数据携带目标加速卡的MAC地址(Media Access ControlAddress，媒体存取控制位址)，根据不同的加速卡的MAC地址，将数据发送到指定的加速卡中。网络中每台设备都有一个唯一的网络标识，这个地址就叫MAC地址或网卡地址，由网络设备制造商生产时写在硬件内部。
MAC地址是48位地址。对于异构加速卡，现有技术中，通常是由人工设定MAC地址并手动写入到加速卡中。当加速卡数量很大时，该方法的工作量巨大，导致系统的配置时间很长，降低了系统的加速效率。而且由于是手动输入，因此后期维护还需要详尽记录，以防MAC地址冲突。
现有技术中另一种确定加速卡的MAC地址的方法是，对加速卡的ID编号进行截取，从64位的ID编号中截取出32位数据，与“FAFA”组成为48位的MAC地址。由于本方法中高16位为固定的“FAFA”值，所以直接截取ID编号的低32位构建MAC地址，就很容易导致MAC地址重复，进而引发数据传输错误的发生。
鉴于此，提供一种解决上述技术问题的方案，已经是本领域技术人员所亟需关注的。
发明内容
本申请的目的在于提供一种加速卡及其MAC地址生成方法、装置和计算机可读存储介质，以便自动高效地生成MAC地址，同时降低MAC地址的重复率，提高其有效性。
为解决上述技术问题，第一方面，本申请公开了一种加速卡的MAC地址生成方法，包括：
获取目标加速卡的ID编号；
提取所述ID编号的低32位和高32位；
将所述低32位与预设初始值进行CRC32处理以生成第一校验值；
将所述第一校验值与所述高32位进行CRC32处理以生成第二校验值；
将所述第二校验值与预设常值拼接生成所述目标加速卡的MAC地址。
可选地，所述获取目标加速卡的ID编号，包括：
基于预设IP核获取目标加速卡的ID编号。
可选地，所述将所述第二校验值与预设常值拼接生成所述目标加速卡的MAC地址，包括：
将所述预设常值作为高16位、将所述第二校验值作为低32位以拼接生成所述目标加速卡的MAC地址。
可选地，所述预设初始值为0001，所述预设常值为FAFA。
第二方面，本申请公开了一种加速卡的MAC地址生成装置，包括：
获取模块，用于获取目标加速卡的ID编号；
提取模块，用于提取所述ID编号的低32位和高32位；
处理模块，用于将所述低32位与预设初始值进行CRC32处理以生成第一校验值；将所述第一校验值与所述高32位进行CRC32处理以生成第二校验值；
生成模块，用于将所述第二校验值与预设常值拼接生成所述目标加速卡的MAC地址。
可选地，所述获取模块具体用于：
基于预设IP核获取目标加速卡的ID编号。
可选地，所述处理模块具体用于：
将所述预设常值作为高16位、将所述第二校验值作为低32位以拼接生成所述目标加速卡的MAC地址。
可选地，所述预设初始值为0001，所述预设常值为FAFA。
第三方面，本申请还公开了一种加速卡，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序以实现如上所述的任一种加速卡的MAC地址生成方法的步骤。
第四方面，本申请还公开了一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，所述计算机程序被处理器执行时用以实现如上所述的任一种加速卡的MAC地址生成方法的步骤。
本申请所提供的加速卡的MAC地址生成方法包括：获取目标加速卡的ID编号；提取所述ID编号的低32位和高32位；将所述低32位与预设初始值进行CRC32处理以生成第一校验值；将所述第一校验值与所述高32位进行CRC32处理以生成第二校验值；将所述第二校验值与预设常值拼接生成所述目标加速卡的MAC地址。
本申请所提供的加速卡及其MAC地址生成方法、装置和计算机可读存储介质所具有的有益效果是：本申请通过对具有唯一性的ID编号进行拆分、CRC32等处理，可以生成同样具有唯一性的MAC地址，保障了MAC地址的有效性，省却了地址冲突检验的流程，同时，本申请无需手动设计和输入，即可自动高效的完成，保障了MAC地址的生成效率，特别适用于大批量加速卡的应用场景。
附图说明
为了更清楚地说明现有技术和本申请实施例中的技术方案，下面将对现有技术和本申请实施例描述中需要使用的附图作简要的介绍。当然，下面有关本申请实施例的附图描述的仅仅是本申请中的一部分实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图，所获得的其他附图也属于本申请的保护范围。
图1为本申请实施例公开的一种加速卡的MAC地址生成方法的流程图；
图2为本申请实施例公开的一种CRC32处理的程序算法图；
图3为本申请实施例公开的一种加速卡的MAC地址生成装置的结构框图；
图4为本申请实施例公开的一种加速卡的结构框图。
具体实施方式
本申请的核心在于提供一种加速卡及其MAC地址生成方法、装置和计算机可读存储介质，以便自动高效地生成MAC地址，同时降低MAC地址的重复率，提高其有效性。
为了对本申请实施例中的技术方案进行更加清楚、完整地描述，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行介绍。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
随着计算机技术的不断进步，传统的处理器架构和解决方案已经不再能够满足未来应用的需求，多处理器及异构加速系统已成为了主要选择的方向。这些年随着FPGA(Field Programmable Gate Array，现场可编程与门阵列)器件的快速发展，基于FPGA等器件的异构加速平台的应用为大数据的计算核算法加速提供了一条新的实现途经。
在大数据时代，往往需要多块异构加速卡甚至多平台对某个算法或者某个大块数据进行联合计算，以达到算法加速的目的。在协同计算过程中，往往需要数据在不同加速卡间进行传输，某块加速卡的结果作为另一块加速卡的结果，从而使数据计算可以流水起来，让计算可以快速进行，得到预期的加速效果。
在协同加速的过程中，如何将数据在不同加速卡上进行传输，这是近年来研究的重点之一。其主要的做法就是数据携带目标加速卡的MAC地址，根据不同的加速卡的MAC地址，将数据发送到指定的加速卡中。网络中每台设备都有一个唯一的网络标识，这个地址就叫MAC地址或网卡地址，由网络设备制造商生产时写在硬件内部。
MAC地址是48位地址。对于异构加速卡，现有技术中，通常是由人工设定MAC地址并手动写入到加速卡中。当加速卡数量很大时，该方法的工作量巨大，导致系统的配置时间很长，降低了系统的加速效率。而且由于是手动输入，因此后期维护还需要详尽记录，以防MAC地址冲突。
现有技术中另一种确定加速卡的MAC地址的方法是，对加速卡的ID编号进行截取，从64位的ID编号中截取出32位数据，与“FAFA”组成为48位的MAC地址。由于本方法中高16位为固定的“FAFA”值，所以直接截取ID编号的低32位构建MAC地址，就很容易导致MAC地址重复，进而引发数据传输错误的发生。鉴于此，本申请提供了一种加速卡的MAC地址生成方案，可有效解决上述问题。
参见图1所示，本申请实施例公开了一种加速卡的MAC地址生成方法，主要包括：
S101：获取目标加速卡的ID编号。
ID(Identity Document，身份标识)编号是一个设备在生产过程中被写入到该设备中的标识，ID编号具有唯一性，用以标识该设备产品。本申请中的目标加速卡可具体为FPGA等常作为异构加速卡的器件。
S102：提取ID编号的低32位和高32位。
需要指出的是，本申请是基于目标加速卡的ID编号进行相关处理来生成其MAC地址的，利用ID编号的唯一性，本申请对ID编号处理后得到的MAC地址也同样具有唯一性，可有效避免不同的加速卡得到重复一致的MAC地址的情况，保障了所生成的MAC地址的有效性。
一般地，如FPGA等器件的ID编号均为64位。如此，在对其进行相关处理前，本申请首先将该ID编号拆分为低32位和高32位。
S103：将低32位与预设初始值进行CRC32处理以生成第一校验值。
具体地，本申请上文所指的“相关处理”具体为32位的CRC(Cyclic RedundancyCheck，循环冗余校验码)处理。CRC校验是在数据存储和数据通讯领域，为了保证数据的正确，而经常采用的一种检错手段。
具体地，对ID编号的低32位与预设初始值进行CRC32处理的过程可参见图2，图2为本申请实施例提供的一种CRC32处理的程序算法图。
其中，d表示ID编号的低32位，c表示预设初始值，^表示进行异或运算，data_xor表示d与c的异或运算结果，data_xor[i]表示data_xor的第i位数据；newcrc为第一校验值，newcrc[i]为newcrc的第i位数据。
如图2所示，将低32位数据与预设初始值进行异或运算得到data_xor之后，再分别对data_xor的对应位数据进行异或运算即可得到第一校验值的各位数据。
S104：将第一校验值与高32位进行CRC32处理以生成第二校验值。
将第一校验值与ID编号的高32位数据再次进行CRC32处理，处理过程与图2所示过程类似，得到第二校验值。容易理解的是，当64位的ID编号不同时，通过本申请所采用的两次CRC32处理后所得到的第二校验值也是不同的，即，本申请所生成的第二校验值也具有唯一性。
S105：将第二校验值与预设常值拼接生成目标加速卡的MAC地址。
由于第二校验值是基于CRC32处理得到的，其只有32位数据，因此，本申请通过将32位的第二校验值与16位的预设常值拼接组合，以生成目标加速卡的MAC地址。如此，对于不同的加速卡来说，尽管预设常值是相同的，但是32位的第二校验值具有唯一性，因此，本申请所生成的MAC地址也具有唯一性。
本申请实施例所提供的加速卡的MAC地址生成方法包括：获取目标加速卡的ID编号；提取ID编号的低32位和高32位；将低32位与预设初始值进行CRC32处理以生成第一校验值；将第一校验值与高32位进行CRC32处理以生成第二校验值；将第二校验值与预设常值拼接生成目标加速卡的MAC地址。
可见，本申请所提供的加速卡的MAC地址生成方法，通过对具有唯一性的ID编号进行拆分、CRC32等处理，可以生成同样具有唯一性的MAC地址，保障了MAC地址的有效性，省却了地址冲突检验的流程，同时，本申请无需手动设计和输入，即可自动高效的完成，保障了MAC地址的生成效率，特别适用于大批量加速卡的应用场景。
作为一种具体实施例，本申请实施例所提供的加速卡的MAC地址生成方法在上述内容的基础上，获取目标加速卡的ID编号，包括：
基于预设IP核获取目标加速卡的ID编号。
具体地，IP核(Intellectual Property core)是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。为此，本申请在加速卡中设置IP核，将该预设IP核加入到加速卡的verilog程序中，通过该IP核来获取FPGA加速卡的ID编号。一般地，IP核的最高时钟为30Hz。
作为一种具体实施例，本申请实施例所提供的加速卡的MAC地址生成方法在上述内容的基础上，将第二校验值与预设常值拼接生成目标加速卡的MAC地址，包括：
将预设常值作为高16位、将第二校验值作为低32位以拼接生成目标加速卡的MAC地址。
具体地，第二校验值为32位数据，预设常值为16位数据。本实施例中具体依照常规标准，将预设常值作为MAC地址的高16位，将第二校验值作为MAC地址的低32位。
当然，本领域技术人员也可以将预设常值作为MAC地址的低16位，将第二校验值作为MAC地址的高32位。
作为一种具体实施例，本申请实施例所提供的加速卡的MAC地址生成方法在上述内容的基础上，预设初始值为0001，预设常值为FAFA。
当然，本领域技术人员也可选择其他设定值，本申请对此并不进行限定。
参见图3所示，本申请实施例公开了一种加速卡的MAC地址生成装置，主要包括：
获取模块201，用于获取目标加速卡的ID编号；
提取模块202，用于提取ID编号的低32位和高32位；
处理模块203，用于将低32位与预设初始值进行CRC32处理以生成第一校验值；将第一校验值与高32位进行CRC32处理以生成第二校验值；
生成模块204，用于将第二校验值与预设常值拼接生成目标加速卡的MAC地址。
可见，本申请实施例所公开的加速卡的MAC地址生成装置，通过对具有唯一性的ID编号进行拆分、CRC32等处理，可以生成同样具有唯一性的MAC地址，保障了MAC地址的有效性，省却了地址冲突检验的流程，同时，本申请无需手动设计和输入，即可自动高效的完成，保障了MAC地址的生成效率，特别适用于大批量加速卡的应用场景。
关于上述加速卡的MAC地址生成装置的具体内容，可参考前述关于加速卡的MAC地址生成方法的详细介绍，这里就不再赘述。
作为一种具体实施例，本申请实施例所公开的加速卡的MAC地址生成装置在上述内容的基础上，获取模块201具体用于：
基于预设IP核获取目标加速卡的ID编号。
作为一种具体实施例，本申请实施例所公开的加速卡的MAC地址生成装置在上述内容的基础上，处理模块203具体用于：
将预设常值作为高16位、将第二校验值作为低32位以拼接生成目标加速卡的MAC地址。
作为一种具体实施例，本申请实施例所公开的加速卡的MAC地址生成装置在上述内容的基础上，预设初始值为0001，预设常值为FAFA。
参见图4所示，本申请实施例公开了一种加速卡，包括：
存储器301，用于存储计算机程序；
处理器302，用于执行所述计算机程序以实现如上所述的任一种加速卡的MAC地址生成方法的步骤。
其中，该加速卡可具体为FPGA。
进一步地，本申请实施例还公开了一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，所述计算机程序被处理器执行时用以实现如上所述的任一种加速卡的MAC地址生成方法的步骤。
关于上述加速卡和计算机可读存储介质的具体内容，可参考前述关于加速卡的MAC地址生成方法的详细介绍，这里就不再赘述。
本申请中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的设备而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需说明的是，在本申请文件中，诸如“第一”和“第二”之类的关系术语，仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或者操作之间存在任何这种实际的关系或者顺序。此外，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本申请所提供的技术方案进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请的保护范围内。

Claims (10)

1.一种加速卡的MAC地址生成方法，其特征在于，包括：
获取目标加速卡的ID编号；
提取所述ID编号的低32位和高32位；
将所述低32位与预设初始值进行CRC32处理以生成第一校验值；
将所述第一校验值与所述高32位进行CRC32处理以生成第二校验值；
将所述第二校验值与预设常值拼接生成所述目标加速卡的MAC地址。
2.根据权利要求1所述的MAC地址生成方法，其特征在于，所述获取目标加速卡的ID编号，包括：
基于预设IP核获取目标加速卡的ID编号。
3.根据权利要求1所述的MAC地址生成方法，其特征在于，所述将所述第二校验值与预设常值拼接生成所述目标加速卡的MAC地址，包括：
将所述预设常值作为高16位、将所述第二校验值作为低32位以拼接生成所述目标加速卡的MAC地址。
4.根据权利要求1至3任一项所述的MAC地址生成方法，其特征在于，所述预设初始值为0001，所述预设常值为FAFA。
5.一种加速卡的MAC地址生成装置，其特征在于，包括：
获取模块，用于获取目标加速卡的ID编号；
提取模块，用于提取所述ID编号的低32位和高32位；
处理模块，用于将所述低32位与预设初始值进行CRC32处理以生成第一校验值；将所述第一校验值与所述高32位进行CRC32处理以生成第二校验值；
生成模块，用于将所述第二校验值与预设常值拼接生成所述目标加速卡的MAC地址。
6.根据权利要求5所述的MAC地址生成装置，其特征在于，所述获取模块具体用于：
基于预设IP核获取目标加速卡的ID编号。
7.根据权利要求5所述的MAC地址生成方法，其特征在于，所述处理模块具体用于：
将所述预设常值作为高16位、将所述第二校验值作为低32位以拼接生成所述目标加速卡的MAC地址。
8.根据权利要求5至7任一项所述的MAC地址生成方法，其特征在于，所述预设初始值为0001，所述预设常值为FAFA。
9.一种加速卡，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序以实现如权利要求1至4任一项所述的加速卡的MAC地址生成方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有计算机程序，所述计算机程序被处理器执行时用以实现如权利要求1至4任一项所述的加速卡的MAC地址生成方法的步骤。
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