CN112099809B - 一种大规模亚毫米波探测器读取系统的fpga固件 - Google Patents

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Abstract

本发明公开了一种大规模亚毫米波探测器读取系统的FPGA固件，其特征在于，所述固件包括以下路径：在信号接收和处理路径上，ADC网关接收到信号后以并行化格式输出数据，将来自ADC的相应数据流相加以获得复数；然后通过四个并行快速傅里叶变换FFT处理四个复数形成数据流；在四个并行快速傅里叶变换FFT输出的数据流通过一个频槽选择器，选择后的数据流通过一个FIR滤波器，将数据流速率降低75倍，使得最终数据流速率恰好为100Hz；将数据流打包到带有时间戳的传输控制协议TCP数据包中，将数据包发送到FPGA。根据本发明的大规模亚毫米波探测器读取系统的FPGA固件能实现天文观测过程中大规模数据的高效、高分辨率、高灵敏度的实时处理功能。

Description

一种大规模亚毫米波探测器读取系统的FPGA固件
技术领域
本发明涉及射电天文领域，特别是涉及一种大规模亚毫米波探测器读取系统的FPGA固件。
背景技术
宇宙背景探测器(COBE)的探测结果表明，大爆炸所发出的光度的50％和光子的98％都在亚毫米和远红外(FIR)范围内，如图1所示。多年来，已经投入了大量的精力来研究该主题，包括地面，球端子，空中和太空观测仪的测量。用于仪器的构造和升级方面的检测技术也迅速发展。目前为止，新型多波长亚毫米波感应相机MUSIC仪器非常适合作为亚毫米和毫米波长望远镜，例如 Cerro Chajnantor Atacama望远镜(CCAT)。
MUSIC被设计为由动态电感探测器(动态电感探测器)探测的四个频带构成，具有高响应速度和高角度分辨率。作为Caltech亚毫米天文台的最新仪器，MUSIC是最早的微波动态电感探测器相机之一，并且是对亚毫米波长范围敏感的探测器数量最多的相机。基于动态电感探测器的仪器的读出电子设备技术实现了迄今为止在亚毫米/毫米波长成像阵列中的最大探测器数量：总共具有2304个探测器，使用加州理工学院亚毫米波观测台(CSO)的新型多波长亚毫米波感应相机(MUSIC)实现。
在2009年之前，探测器读数是使用现成的设备执行的，只能读取少数探测器。在2009年至2010年之间，开发了一种基于FPGA的开源读数。构建了 DAC和ADC板的原型，并演示了同时读取126个探测器的方法。从2010年到 2012年，我们开发了中频(IF)板，这有助于我们集成电子器件并提高稳定性。其他进步包括第二代DAC-ADC组合板，FPGA上固件的改进版，从1到16个板的扩展规模以及全套DAQ软件的生产。目的是开发一种超导微谐振器阵列开源读数，它可以高度自动化地处理动态电感探测器读取所需的所有任务。
其中的FPGA是数据处理的核心单元，目前，随着探索要求的提高，需要开发出能实现大规模数据的实时处理，具有高灵敏度、高分辨率以及抗干扰的 FPGA固件。
发明内容
针对现有技术存在的问题，本发明的目的在于提供一种大规模亚毫米波探测器读取系统的FPGA固件，能实现大规模数据的实时处理，具有高灵敏度、高分辨率以及抗干扰等技术优势。
本发明提供一种大规模亚毫米波探测器读取系统的FPGA固件，所述固件包括以下路径：在信号接收和处理路径上，ADC网关接收到信号后以并行化格式输出数据，将来自ADC的相应数据流相加以获得复数；然后通过四个并行快速傅里叶变换FFT处理四个复数形成数据流；在四个并行快速傅里叶变换FFT 输出的数据流通过一个频槽选择器，选择后的数据流通过一个FIR滤波器，将数据流速率降低75倍，使得最终数据流速率恰好为100Hz；将数据流打包到带有时间戳的传输控制协议TCP数据包中，将数据包发送到FPGA。
进一步，还具有回放路径，在回放路径上，DAC回放存储的查找表LUT，以发出具有预定频率和相位的正弦波的波形，该路径包括一个串行化步骤，以在每个FPGA时钟周期内为DAC提供四个数据DAC时钟周期。
进一步，四个并行FFT输出216个bin，通过频槽选择器选择192个数据流，所述192个数据流通过一个192通道的FIR滤波器进行数据处理。
进一步，所述LUT的长度由驱动谐振器音所需的精确度决定，驱动音应使谐振频率与谐振器FWHM带宽的10％的精度相匹配，所述谐振器的品质因数为 60k至110k，谐振频率为3-4GHz。
进一步，为了获得每个读取音的一致相位信息，DAC频点宽度必须等于FFT 通道化器分辨率的整数倍。
进一步，改进的FFT技术如下：
A,对于数字处理，确定每个阶段在FPGA内部存储数字所需的位数，以确保在数字信号处理期间不会丢失任何信息；
B,FFT构造为对四个并行数据流，使用两个双工块；所有这些双工块使用的系数是相同的，每个双工块拥有自己的系数副本，通过共享系数副本，节省大量的FPGA结构；
C,一些FFT计算系数作为FFT的LUT存储在只读存储器ROM中，这些数字可以使用FPGA逻辑动态生成。
进一步，除了FPGA上的存储器外，还使用一个动态随机存取存储器DRAM 模块和两个静态RAM模块，来提供额外的存储容量存储查找表LUT；这是DAC 回放的缓冲区，提供快速傅里叶变换FFT系数。
进一步，调整DRAM输入和输出地址之间的延迟，以满足LUT同步性的要求，同时将LUT存储在DRAM中。
进一步，两个Zdok连接器允许DAC、ADC或其他接口连接到FPGA，DAQ计算机可以使用1Gbps以太网端口进行数据通信。
进一步，具有削波避免程序，为解决削波问题，在截断波形的时间采样处，减去一个波形幅度减小到DAC范围以下但其傅立叶频谱已去除了载波频率点的脉冲，可以生成具有接近1的PAR的波形，从而充分利用DAC的动态范围。
附图说明
图1示出了根据本发明的大规模亚毫米波探测器读取系统的FPGA固件应用原理图；
图2示出了根据本发明的大规模亚毫米波探测器读取系统的FPGA固件的系统构造图。
图3示出了根据本发明的大规模亚毫米波探测器读取系统的FPGA固件的数据流程图。
具体实施方式
下面将结合附图，对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
根据本发明的大规模亚毫米波探测器读取系统的FPGA固件主要适用于天文探测领域，使用动态电感探测器(KID)技术构造的多波长亚毫米电感相机 (MUSIC)仪器覆盖0.87、1.04、1.33和1.98毫米的波长。多波长亚毫米电感相机成功地实现了光刻焦平面。此系统中使用四个带通滤波器102(BPF)。图1显示了MUSIC焦平面晶片，该晶片包含用于波束定义的宽带相控阵天线，四个用于频带选择的带通滤波器(BPF)，以及用于功率检测的微波动态电感探测器(MKID)。用于捕获信号的相控阵天线101具有二进制求和树。四个带通滤波器102将来自求和树的信号分成四个不同的频带。图1还示出了动态电感探测器103和探测器晶片的基板104。
多波长亚毫米电感相机包含2304个探测器，并提供大阵列读数。用多波长亚毫米电感相机开发超导微谐振器阵列开源读数(OSR)的基础。
超导微谐振器阵列开源读数(OSR)系统执行频域多路复用的实时复杂传输测量，以监视动态电感探测器的瞬时谐振频率和消散。超导微谐振器阵列开源读数系统总共有16个读数单元，可以同时读取3000多个复杂的频段。在2010 年和2012年，借助第一台MKID摄像机MUSIC在Caltech亚毫米天文台上成功安装，测试和优化了所有硬件，软件和固件。该系统证明了其能够满足探测器读出和数据采集的要求，以及望远镜操作。作为多波长亚毫米电感相机仪器的一部分，自2013年以来，超导微谐振器阵列开源读数已在CSO中用于科学观测。
图2显示了根据本发明的大规模亚毫米波探测器读取系统的FPGA固件的结构框图。其示出了整个接收机系统，其中包括，恒温冷却箱1，第一固定阻抗 2，可变阻抗3，第二固定阻抗4，功率放大器5、滤波器6、ADC采样板(模数转换板)7、FPGA计算板8、数据采集服务器9、倍频器10、压控频率发生器 11、用于获取1PPS信号的GPS信号获取器13、DAC板卡(数模转换板)14。
大约200个信号由数模转换板产生，上变频到微波波段，进入冷却箱，激发探测器，通过低温放大器，出来后通过一系列的室温放大器，下变频到基带，模数电路板采样，然后在FPGA里面处理。
具体地，从DCA板卡7产生探测信号，上变频到微波波段，进入恒温冷却箱1，从冷却箱出来后依次经过第一固定阻抗2、可变阻抗3，第二固定阻抗4，功率放大器5、滤波器6，下变频到基带，通过ADC采样板7，进入FPGA板进行信号处理并通过数据采集服务器9进行信号读取以及储存。
谐振器读数的基本概念是使用镜像抑制(IQ)零差混合，它本质上是一种双相锁定检测技术。通常，信号与FPGA(现场可编程逻辑门阵列)构成一个闭环，作为起点和终点。沿着FPGA中的一条路径，读取的电子设备将频率音发送到低温恒温器中的设备，在图2的下半部分示出，其中包括数模转换器(DAC)， IQ混频器(即镜像抑制混频器)和数字衰减器；沿着另一条路径，图2的上半部，包括放大器，衰减器，IQ混频器和模数转换器(ADC)，读取的电子设备接收来自低温恒温器的输出信号并处理信号。两条信号路径均使用DAQ计算机，图2 中显示了信号处理板和低温恒温器。所述信号处理板包括可重构开放式架构计算硬件[ROACH]14-19的FPGA板、ADC/DAC板和中频板。
读取同相和正交相分量，使用两个ADC和两个DAC芯片，由于这些芯片与 IQ混频器一起使用，通常分别称为I和Q。
超导微谐振器阵列开源读数系统可以分为三个部分：硬件、固件和软件。通常，硬件包括定制的ADC/DAC板，IF板，基于FPGA的信号处理板和辅助系统[例如，频率标准或全球定位系统(GPS)]。固件是指在FPGA芯片上运行的程序，而软件包括为控制和自动化读数而实施的所有程序。
FPGA处理板是由天文学信号处理和电子研究合作组织开发的，是一个称为 ROACH的独立FPGA板，ADC/DAC板位于中间，IF板位于右侧。这三块板均安装在一块底板上，以防止相对振动和弯曲，并为系统提供散热功能。
ROACH开发板的核心组件是Xilinx Vertex 5FGPA。运行Linux操作系统的独立PowerPC(PPC)用于控制FPGA。除了FPGA上的存储器外，还使用一个动态随机存取存储器(DRAM)模块和两个静态RAM模块来提供额外的存储容量来存储查找表(LUT)；这是DAC回放的缓冲区，提供快速傅里叶变换(FFT) 系数，并在FPGA信号处理期间缓冲中间数据；两个Zdok连接器允许DAC、ADC 或其他接口连接到FPGA。四个CX4输入和输出连接器提供高达40Gbps的数据速率，以传输数据或将多个ROACH链接在一起。DAQ计算机可以使用1Gbps 以太网端口进行数据通信和控制板上的PPC。
OSR固件的开发，即在FPGA芯片上运行的程序如下：
图3给出了固件行为的流程图。在FPGA上，信号分成2个方向，一个是 DAC产生激发信号，另一个是ADC采样，并进行一系列的处理。采样后，信号首先通过65K的弗列变换。从65000个FFT频率点中，自动选出192携带天文信号的频点。然后通过192个独立的FIR滤波器，这样做确保不丢失任何的天文信息的同时，降低信号速率。在传出数据前，把数据打包，添加时间标记和数据头，打包成TCP数据包然后传出。
其中，包括：ADC信号采集模块201：将信号分解成4路并行的信号同时处理；
65536个点的复数复列变换202：将信号从时域转化为频域；
通道选择203：从65536个频率点中，选出带有天文信号的频率点；
多通道滤波器204：将选出的带有天文信号的频率数据流，进行滤波和下采样，降低信号速率；
添加时间戳和数据打包205：在数据传输出去前，将数据打包并添加时间信息；
DAC信号发生模块207：将4路并行的信号，合并成为一路发出
DAC信号的存储模块206：在这里储存需要发出的DAC信号。
图3下侧显示了DAC LUT206和DAC网关207，这是FPGA回放LUT缓冲区并将信号发送到DAC板的方向。该路径包括一个串行化步骤，以在每个FPGA 时钟周期内为DAC提供四个数据DAC时钟周期。上侧显示了FPGA上的信号接收和处理链。在接收端，步骤S1，ADC以并行化(反序列化)格式输出数据，即每个FPGA时钟周期为四个ADC时钟周期。步骤S2，将来自I和QADC的相应数据流相加以获得复数，然后通过四个并行FFT核(位于两个Biplex FFT 块中)处理四个复数流。步骤S3，在四个并行FFT输出的216个bin中，选择 192个具有载波音的数据流。因此，数据流通过一个频槽选择器，步骤204S4， 192个数据流通过一个192通道FIR滤波器，将数据速率降低75倍，这使得最终数据速率恰好为100Hz。步骤205S5，在将数据发送到FPGA之前，将数据流打包到带有时间戳的传输控制协议(TCP)数据包中。
DAC回放存储的LUT，以发出包含大约200个具有预定频率和相位的正弦波的波形。
频率音分辨率和LUT存储。LUT的长度由驱动谐振器音所需的精确度定义。驱动音应使谐振频率与谐振器FWHM带宽的10％的精度相匹配。空中谐振器的品质因数为60k至110k，谐振频率为3-4GHz，这意味着谐振器的FWHM约为 100kHz。因此，需要10kHz的精度。
为了获得每个读取音调的一致相位信息，DAC频点宽度必须等于或等于FFT 通道化器分辨率的整数倍。使用216-bin FFT的大约500MHz带宽可产生大约 7.5kHz的分辨率。因为将数据抽取到100Hz的CSO望远镜指向更新速率，所以输出数据速率以及FFT的频率分辨率应为100Hz的倍数；因此，选择7500Hz 的FFT分辨率。总共216个FFT仓产生491.52MHz带宽。
存储LUT最方便的地方是FPGA架构。但是，FPGA上的存储空间有限，而 FFT需要所有这些空间。因此本发明中通过仔细调整DRAM输入和输出地址之间的延迟来满足LUT同步性能要求的同时，将LUT成功存储在DRAM中。
滚降模式补偿。在设置每个谐振器的最佳功率水平时，必须考虑读取链的全部传递函数，包括DAC固有Sinc函数，LPF，IQ混频器，变压器，阻抗不匹配，驻波，电缆延迟等的影响。使用网络分析仪模式记录了当前系统设置中整个采样带宽下每个频点的滚降模式。通过调整DAC LUT和数字衰减器来补偿滚降，以针对MKID阵列中的每个谐振器优化整个读取带宽上的功率电平和频率。
实时重新编程。在KID摄像机观察期间，谐振器上的光功率发生变化时(例如，当望远镜指向天空的不同部分时或大气不透明度发生变化时)，谐振频率会发生变化。为了补偿这些变化，我们设计了固件，以允许使用带有新驱动音的新缓冲器快速更新DAC LUT，同时FPGA上的通道化固件继续运行。
MKID LUT波形是具有相似但不同功率的大约200个不同载波频率的总和。在实际的DAC中，这种求和会带来削波问题，即，即使平均功率在DAC限值以内并且当载波相位为时，某个波形位置处的载波值之和可能会超出DAC的最大范围。简单地按比例缩放波形幅度使其适合DAC限制，将导致载波和平均功率降低比例因子的平方。通常用峰均功率比(PAR)来描述此问题。当PAR明显大于1时，将无法有效利用DAC的SNR。
本发明提供的解决方法：在会截断波形的时间采样处，减去一个旨在将波形幅度减小到DAC范围以下但其傅立叶频谱已去除了载波频率点的脉冲。以这种方式，以类似于引入较高白噪声电平的方式将信号(或噪声)引入非载波仓，但是该噪声不影响载波仓的SNR。这种算法的适用性最终要求非载物箱与载物箱的比率很高。该削波避免程序可以生成具有接近1的PAR的波形，从而基本上充分利用了DAC的动态范围。
即使对于最先进的FGPA，大约500MSPS的时钟速率也过于快速。为了实时处理来自ADC和DAC的数据，我们首先对FPGA上的数据进行反序列化(表1)，以将FPGA时钟速率降低四倍(例如，FPGA上的时钟速率变为491.52/4MHz)，但需要FPGA同时处理四个并行数据流。
此外，已经设计了FFT算法来处理数据流的这种并行化，如果考虑非并行 FFT的216个标称输出仓并将它们依次编号为1、2、3等，则并行FFT算法将输出四个并行流，其频率仓分别为1、214+1、2x214+1，一个时钟周期输出3x214+1；在下一个时钟周期输出bin 2，214+2，2x214+2，3x214+2；等等。随着带宽和ADC采样率要求的提高，如有必要，数据流和FFT可以进一步并行化，但需要更大或多个FPGA。
表1：将数据流反序列化为FPGA中FFT的四个并行路径
对于除了KID读取以外的不涉及大量预定义载波音调的射电天文应用，功率泄漏问题不太重要。但是，对于KID读取来说，这是一个非常值得关注的问题，并且难度只会随着每单位带宽音调数量的增加而增加。最终，本发明选择专注于实现大型单级FFT。
在Xilinx FGPA上设计大型复杂FFT。评估了CASPER组和Xilinx的FFT 设计。CASPER FFT使用退出ADC的四个并行时间流[称为“时间抽取”(DIT)]。对于较大的FFT大小(大于215)和较大的输出位宽度(大于18位)，Xilinx FFT比CASPER FFT逻辑单元效率更高。考虑了现有技术的缺陷，最终开发了改进的FFT设计：
1.对于数字处理，必须确定每个阶段在FPGA内部存储数字所需的位数，以确保在数字信号处理期间不会丢失任何信息。可以从SNR角度解决此问题。我们知道可以用N位表示的最大可能SNR是(1：761+6：02xN)dB。例如，如果我们在ADC处使用216样本FFT和64dBSNR，则FFT输出处的SNR将为112 dB。因此，输出必须至少为18.39位。在这里，我们在FFT过程中将20位用于FFT输出，将19位用于计算系数。20位或19位输出和系数计算并不意味着在FFT计算期间，任何数字都不能大于20位。FFT计算中的中间数是浮点，因此可以根据计算要求进行缩放。
为简单起见，CASPER FFT假定输出位的宽度与输入位的宽度相同。但是， ADC位数不多(例如，我们的ADC有12位)，如果我们将FFT的输入和输出都使用19位，这种方法就会浪费FPGA资源。
2.CASPER FFT是围绕处理两个并行输入时间流的双工块构造的。对于四个并行流，它使用两个双工块。所有这些双工块使用的系数是相同的，但是默认情况下，每个块拥有自己的系数副本。通过共享系数的单个副本，可以节省大量的FPGA结构。
3.一些FFT计算系数作为CASPER FFT的LUT存储在只读存储器(ROM)中。但是，这些数字可以使用FPGA逻辑动态生成，从而节省了大量资源。
为了克服上述缺陷，本发明实施了改进的FFT模块来解决这些问题，并在 Vertex5FPGA上实现单个216-bin单级FFT设计。表2汇总了单独的216-bin 单级FFT的FPGA逻辑单元利用率(FPGA上没有运行其他固件功能)。
表2：FPGA逻辑单元利用率汇总。
Bin选择设计方面，因为只需对承载谐振器音调的大约200个bin中包含的信息进行处理，所以从整个FFT中提取这200个bin。生成DAC LUT时，还会为载有谐振器音调的FFT仓生成一个位置表，当FPGA通道化程序运行时，该表会随着DAC LUT的更新而自动更新。
信号时间流被反序列化为四个并行流，而FPGA上的FFT也具有四个并行输出(如表1所示)。
通过用216/4的LUT屏蔽所有输出周期来选择bin。对于每个FPGA时钟周期，确定在该时钟周期内是否有谐振器，如果是，则确定谐振器仓中包含四个并行输出中的哪个。
天文信号的抽取方面。在选择了谐振器仓之后，将进一步处理和存储大约 200个承载谐振器信息的数据流。FFT之后的数据速率为7500Hz(采样率除以FFT长度)。为了降低数据速率，每个选定的谐振器数据流都使用150抽头的FIR滤波器进行处理。然后，将输出时间流抽取75到100Hz的系数，以匹配CSO望远镜指向时间流的更新速率。在抽取之前使用FIR滤波器提供了比共加或平均更好的频率空间特性。表3给出了抽取过程的信号流。选定的载波音调以循环方式分配给FIR滤波器1、2和3。
一个6x6天线阵列中有144个谐振器。因此，有144个包含谐振器信息的谐振器上频率仓。额外的读取能力使我们能够在非谐振频率接收器中生成 50–60个音，并完全读取那些非谐振载波接收器。使用这些数据来测量共模电子1/f噪声。
本发明选择了48个非谐振器载波，因为每个FIR滤波器模块都接受64个数据流。因此，处理144个谐振器所需的三个FIR块可以处理额外的48个非谐振流，而无需额外的FPGA资源。
对于每个通道，使用22位存储150个系数，因为每个通道的FIR输出所需的SNR为130.9dB4。系数至少需要21.46位才能提供此输出SNR。
在这里，我们使用了Xilinx FIR模块。将来，当必须读取更多的谐振器并且所需的FIR块数量无法容纳在FPGA上时，可以使用外部存储器(例如QDR 或DRAM)存储FIR系数并缓冲数据流。
表3：192个谐振器的信号流馈入三个FIR滤波器。

Claims (10)

1.一种大规模亚毫米波探测器读取系统的FPGA固件，其特征在于，所述固件包括以下路径：
在信号接收和处理路径上，ADC网关接收到信号后以并行化格式输出数据，将来自ADC的相应数据流相加以获得复数；
然后通过四个并行快速傅里叶变换FFT处理四个复数形成数据流；
在四个并行快速傅里叶变换FFT输出的数据流通过一个频槽选择器，选择后的数据流通过一个FIR滤波器，将数据流速率降低75倍，使得最终数据流速率恰好为100Hz；
将数据流打包到带有时间戳的传输控制协议TCP数据包中，将数据包发送到FPGA。
2.根据权利要求1所述的大规模亚毫米波探测器读取系统的FPGA固件，其特征在于，还具有回放路径，在回放路径上，DAC回放存储的查找表LUT，以发出具有预定频率和相位的正弦波的波形，该路径包括一个串行化步骤，以在每个FPGA时钟周期内为DAC提供四个数据DAC时钟周期。
3.根据权利要求1或2所述的大规模亚毫米波探测器读取系统的FPGA固件，其特征在于，四个并行FFT输出216个bin，通过频槽选择器选择192个数据流，所述192个数据流通过一个192通道的FIR滤波器进行数据处理。
4.根据权利要求2所述的大规模亚毫米波探测器读取系统的FPGA固件，其特征在于，所述LUT的长度由驱动谐振器音所需的精确度决定，驱动音应使谐振频率与谐振器FWHM带宽的10％的精度相匹配，所述谐振器的品质因数为60k至110k，谐振频率为3-4GHz。
5.根据前述任一项权利要求所述的大规模亚毫米波探测器读取系统的FPGA固件，其特征在于，为了获得每个读取音的一致相位信息，DAC频点宽度必须等于FFT通道化器分辨率的整数倍。
6.根据前述任一项权利要求所述的大规模亚毫米波探测器读取系统的FPGA固件，其特征在于，改进的FFT技术如下：
A,对于数字处理，确定每个阶段在FPGA内部存储数字所需的位数，以确保在数字信号处理期间不会丢失任何信息；
B,FFT构造为对四个并行数据流，使用两个双工块；所有这些双工块使用的系数是相同的，每个双工块拥有自己的系数副本，通过共享系数副本，节省大量的FPGA结构；
C,一些FFT计算系数作为FFT的LUT存储在只读存储器ROM中，这些数字可以使用FPGA逻辑动态生成。
7.根据前述任一项权利要求所述的大规模亚毫米波探测器读取系统的FPGA固件，其特征在于，除了FPGA上的存储器外，还使用一个动态随机存取存储器DRAM模块和两个静态RAM模块，来提供额外的存储容量存储查找表LUT；这是DAC回放的缓冲区，提供快速傅里叶变换FFT系数。
8.根据前述任一项权利要求所述的大规模亚毫米波探测器读取系统的FPGA固件，其特征在于，调整DRAM输入和输出地址之间的延迟，以满足LUT同步性的要求，同时将LUT存储在DRAM中,两个Zdok连接器允许DAC、ADC或其他接口连接到FPGA，DAQ计算机可以使用1Gbps以太网端口进行数据通信。
9.根据前述任一项权利要求所述的大规模亚毫米波探测器读取系统的FPGA固件，其特征在于，所述FPGA固件包括：
ADC信号采集模块：将信号分解成4路并行的信号同时处理；
65536个点的复数复列变换：将信号从时域转化为频域；
通道选择：从65536个频率点中，选出带有天文信号的频率点；
多通道滤波器：将选出的带有天文信号的频率数据流，进行滤波和下采样，降低信号速率；
添加时间戳和数据打包：在数据传输出去前，将数据打包并添加时间信息；
DAC信号发生模块：将4路并行的信号，合并成为一路发出
DAC信号的存储模块：在这里储存需要发出的DAC信号。
10.根据前述任一项权利要求所述的大规模亚毫米波探测器读取系统的FPGA固件，其特征在于，具有削波避免程序，为解决削波问题，在截断波形的时间采样处，减去一个波形幅度减小到DAC范围以下但其傅立叶频谱已去除了载波频率点的脉冲，可以生成具有接近1的PAR的波形，从而充分利用DAC的动态范围。
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