CN112086504A - 高可靠性超结功率半导体结构及制造方法 - Google Patents

高可靠性超结功率半导体结构及制造方法 Download PDF

Info

Publication number
CN112086504A
CN112086504A CN202011032459.1A CN202011032459A CN112086504A CN 112086504 A CN112086504 A CN 112086504A CN 202011032459 A CN202011032459 A CN 202011032459A CN 112086504 A CN112086504 A CN 112086504A
Authority
CN
China
Prior art keywords
conductive type
type
region
epitaxial layer
conduction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011032459.1A
Other languages
English (en)
Inventor
朱袁正
周锦程
李宗清
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuxi NCE Power Co Ltd
Original Assignee
Wuxi NCE Power Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuxi NCE Power Co Ltd filed Critical Wuxi NCE Power Co Ltd
Priority to CN202011032459.1A priority Critical patent/CN112086504A/zh
Publication of CN112086504A publication Critical patent/CN112086504A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及一种高可靠性超结功率半导体结构及制造方法，它包括漏极金属、第一导电类型衬底、第一导电类型第一外延层、第二导电类型柱、第一导电类型柱、第二导电类型体区、第一导电类型第二外延层、第一导电类型源区、栅氧层、栅极多晶硅、绝缘介质层、场氧层、栅极总线多晶硅、第二导电类型阱区与源极金属。本发明结构的第一导电类型第二外延层内不存在填充的缺陷，器件表面的电场不会受到明显的影响，降低器件的漏电，提升了器件的可靠性；本发明的制造工艺与现有工艺兼容降低制造成本。

Description

高可靠性超结功率半导体结构及制造方法
技术领域
本发明涉及功率半导体结构及制造方法，尤其是一种超结功率半导体结构及制造方法。
背景技术
随着超结功率半导体的发展，器件的元胞尺寸不断的缩小，因此，在采用挖槽填充的方式制造超结功率半导体时，挖槽的开口尺寸也不断的减小，目前，由于挖槽尺寸过小，沟槽的填充变得越来越困难，生产的器件的性能的波动性很大，对量产非常不利。
如图13所示，以现有的超结功率半导体器件为例，包括漏极金属1、位于漏极金属上的第一导电类型衬底2及位于第一导电类型衬底2上的第一导电类型第一外延层3，在第一导电类型第一外延层3内设置第二导电类型柱4，在相邻的第二导电类型柱4之间设置第一导电类型柱5，在器件中心区设有有源区001，在有源区001外围设有终端区002；在有源区001内，在第二导电类型柱4的上方设有第二导电类型体区6，在第二导电类型体区6内设有第一导电类型源区8，在第一导电类型柱5的上方设有栅氧层9，在栅氧层9的上方设有栅极多晶硅10，在栅极多晶硅10以及第二导电类型体区6的上方设有绝缘介质层11，源极金属15覆盖在有源区001的表面，并有一部分延伸进入终端区002，源极金属15通过接触柱与第一导电类型源区8、第二导电类型体区6欧姆接触；在终端区002内，第一导电类型第一外延层3表面设有若干第二导电类型阱区14，在第一导电类型第一外延层3的上方设有场氧层12，在场氧层12的上方靠近有源区001的位置处设有栅极总线多晶硅13，在栅极总线多晶硅13上方设有绝缘介质层11；上述第一导电类型衬底2、第一导电类型第一外延层3、第一导电类型柱5、第一导电类型第二外延层7与第一导电类型源区8为N型导电，第二导电类型柱4与第二导电类型体区6为P型导电。
现有的超结功率半导体器件，在第二导电类型柱4内存在填充缺陷，这种缺陷从外延的表面延伸进入外延内部，在外延层表面的缺陷会极大的影响器件表面的电场分布，容易导致器件漏电增加，导致器件的可靠性下降。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种能改善器件表面的电场分布并提升器件可靠性的高可靠性超结功率半导体结构及制造方法。
按照本发明提供的技术方案，所述高可靠性超结功率半导体结构，包括漏极金属、位于漏极金属上的第一导电类型衬底及位于第一导电类型衬底上的第一导电类型第一外延层，将第一导电类型第一外延层的中部作为器件的有源区，将有源区的外围作为器件的终端区，在第一导电类型第一外延层内呈间隔设置有第二导电类型柱，在相邻的第二导电类型柱之间设置第一导电类型柱；
在位于有源区内的第二导电类型柱的上方设有第二导电类型体区，在第二导电类型体区内设有第一导电类型源区，在位于终端区内的第二导电类型柱的上方设有第二导电类型阱区；
在第一导电类型柱的上方设有第一导电类型第二外延层，在位于有源区内的第二导电类型体区、第一导电类型第二外延层与第一导电类型源区的上方设有栅氧层，在栅氧层的上方设有栅极多晶硅，在栅极多晶硅的上方设有绝缘介质层；
在位于终端区内的第一导电类型第二外延层与第二导电类型阱区的上方设有场氧层，在场氧层的上方并靠近有源区的位置处设有栅极总线多晶硅，在栅极总线多晶硅的上方设有绝缘介质层；
在所述绝缘介质层的上方设有源极金属，源极金属覆盖在位于有源区内的绝缘介质层的表面并覆盖位于终端区内的且与有源区相邻的绝缘介质层的表面，源极金属通过通孔与第一导电类型源区、第二导电类型体区欧姆接触。
作为优选，所述第一导电类型第二外延层的第一导电类型杂质的浓度范围为0~1e18每立方厘米。
作为优选，所述第一导电类型第二外延层的厚度范围为0.1~10微米。
作为优选，所述第一导电类型衬底、第一导电类型第一外延层、第一导电类型柱、第一导电类型第二外延层与第一导电类型源区为N型导电，第二导电类型柱与第二导电类型体区为P型导电；或者，所述第一导电类型衬底、第一导电类型第一外延层、第一导电类型柱、第一导电类型第二外延层与第一导电类型源区为P型导电，第二导电类型柱与第二导电类型体区为N型导电。
一种高可靠性超结功率半导体结构的制造方法包括以下步骤：
步骤一：在第一导电类型衬底上形成第一导电类型第一外延层，然后选择性刻蚀出深沟槽；
步骤二：淀积第二导电类型半导体，将步骤一中的深沟槽填充满，然后去除掉第一导电类型第一外延层上方的第二导电类型半导体，形成第二导电类型柱与第一导电类型柱；
步骤三：在第二导电类型柱与第一导电类型柱上方形成第一导电类型第二外延层；
步骤四：将第一导电类型第一外延层的中部作为器件的有源区，将有源区的外围作为器件的终端区，在有源区内的第一导电类型第二外延层内选择性的注入第二导电类型杂质，退火后形成位于第二导电类型柱上的第二导电类型体区，在终端区内的第一导电类型第二外延层内选择性的注入第二导电类型杂质，退火后形成位于第二导电类型柱上的第二导电类型阱区；
步骤五：在位于终端区与有源区的表面形成场氧层；
步骤六：刻蚀去除有源区内的场氧层；
步骤七：在有源区内对应步骤六去除掉场氧层的表面形成栅氧层；
步骤八：在栅氧层的表面与场氧层的表面淀积导电多晶硅，然后选择性刻蚀导电多晶硅，形成位于栅氧层表面的栅极多晶硅与位于场氧层表面的栅极总线多晶硅；
步骤九：选择性注入第一导电类型杂质，激活后形成位于第二导电类型体区内的第一导电类型源区；
步骤十：在栅氧层、栅极多晶硅、场氧层与栅极总线多晶硅的表面淀积绝缘介质层；
步骤十一：选择性刻蚀绝缘介质层、栅氧层与第一导电类型源区，形成通孔；
步骤十二：形成源极金属，源极金属覆盖在位于有源区内的绝缘介质层的表面并覆盖位于终端区内的且与有源区相邻的绝缘介质层的表面，源极金属通过通孔与第一导电类型源区、第二导电类型体区欧姆接触，在第一导电类型衬底的背面形成漏极金属。
本发明提供的高可靠性超结功率半导体结构及制造方法，它与现有技术相比，具备以下优点：
1）本发明结构的第一导电类型第二外延层内不存在填充的缺陷，器件表面的电场不会受到明显的影响，降低器件的漏电，提升了器件的可靠性；
2）本发明的制造工艺与现有工艺兼容降低制造成本。
附图说明
图1为本发明刻蚀出深沟槽的剖视结构示意图。
图2为本发明形成第二导电类型柱与第一导电类型柱的剖视结构示意图。
图3为本发明形成第一导电类型第二外延层的剖视结构示意图。
图4为本发明形成第二导电类型体区与第二导电类型阱区的剖视结构示意图。
图5为本发明形成场氧层的剖视结构示意图。
图6为本发明去除有源区内的场氧层的剖视结构示意图。
图7为本发明在有源区内形成栅氧层的剖视结构示意图。
图8为本发明形成栅极多晶硅与栅极总线多晶硅的剖视结构示意图。
图9为本发明形成第一导电类型源区的剖视结构示意图。
图10为本发明形成绝缘介质层的剖视结构示意图。
图11为本发明形成通孔的剖视结构示意图。
图12为形成源极金属与漏极金属的剖视结构示意图。
图13为传统结构的剖视结构示意图。
具体实施方式
下面结合具体实施例对本发明作进一步说明。
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。其中相同的零部件用相同的附图标记表示。需要说明的是，下面描述中使用的词语“前”、“后”、“左”、“右”、“上”和“下”指的是附图中的方向。使用的词语“内”和“外”分别指的是朝向或远离特定部件几何中心的方向。
实施例1
该实施例中，第一导电类型衬底2、第一导电类型第一外延层3、第一导电类型柱5、第一导电类型第二外延层7与第一导电类型源区8为N型导电，第二导电类型柱4与第二导电类型体区6为P型导电。
一种高可靠性超结功率半导体结构，包括漏极金属1、位于漏极金属1上的第一导电类型衬底2及位于第一导电类型衬底2上的第一导电类型第一外延层3，将第一导电类型第一外延层3的中部作为器件的有源区001，将有源区001的外围作为器件的终端区002，在第一导电类型第一外延层3内呈间隔设置有第二导电类型柱4，在相邻的第二导电类型柱4之间设置第一导电类型柱5；
在位于有源区001内的第二导电类型柱4的上方设有第二导电类型体区6，在第二导电类型体区6内设有第一导电类型源区8，在位于终端区002内的第二导电类型柱4的上方设有第二导电类型阱区14；
在第一导电类型柱5的上方设有第一导电类型第二外延层7，在位于有源区001内的第二导电类型体区6、第一导电类型第二外延层7与第一导电类型源区8的上方设有栅氧层9，在栅氧层9的上方设有栅极多晶硅10，在栅极多晶硅10的上方设有绝缘介质层11；
在位于终端区002内的第一导电类型第二外延层7与第二导电类型阱区14的上方设有场氧层12，在场氧层12的上方并靠近有源区001的位置处设有栅极总线多晶硅13，在栅极总线多晶硅13的上方设有绝缘介质层11；
在所述绝缘介质层11的上方设有源极金属15，源极金属15覆盖在位于有源区001内的绝缘介质层11的表面并覆盖位于终端区002内的且与有源区001相邻的绝缘介质层11的表面，源极金属15通过通孔与第一导电类型源区8、第二导电类型体区6欧姆接触。
所述第一导电类型第二外延层7的第一导电类型杂质的浓度范围为0~1e18每立方厘米。
所述第一导电类型第二外延层7的厚度范围为0.1~10微米。
所述第一导电类型衬底2、第一导电类型第一外延层3、第一导电类型柱5、第一导电类型第二外延层7与第一导电类型源区8为N型导电，第二导电类型柱4与第二导电类型体区6为P型导电；或者，所述第一导电类型衬底2、第一导电类型第一外延层3、第一导电类型柱5、第一导电类型第二外延层7与第一导电类型源区8为P型导电，第二导电类型柱4与第二导电类型体区6为N型导电。
一种高可靠性超结功率半导体结构的制造方法包括以下步骤：
步骤一：在第一导电类型衬底2上形成第一导电类型第一外延层3，然后选择性刻蚀出深沟槽；
步骤二：淀积第二导电类型半导体，将步骤一中的深沟槽填充满，然后去除掉第一导电类型第一外延层3上方的第二导电类型半导体，形成第二导电类型柱4与第一导电类型柱5；
步骤三：在第二导电类型柱4与第一导电类型柱5上方形成第一导电类型第二外延层7；
步骤四：将第一导电类型第一外延层3的中部作为器件的有源区001，将有源区001的外围作为器件的终端区002，在有源区001内的第一导电类型第二外延层7内选择性的注入第二导电类型杂质，退火后形成位于第二导电类型柱4上的第二导电类型体区6，在终端区002内的第一导电类型第二外延层7内选择性的注入第二导电类型杂质，退火后形成位于第二导电类型柱4上的第二导电类型阱区14；
步骤五：在位于终端区002与有源区001的表面形成场氧层12；
步骤六：刻蚀去除有源区001内的场氧层12；
步骤七：在有源区001内对应步骤六去除掉场氧层12的表面形成栅氧层9；
步骤八：在栅氧层9的表面与场氧层12的表面淀积导电多晶硅，然后选择性刻蚀导电多晶硅，形成位于栅氧层9表面的栅极多晶硅10与位于场氧层12表面的栅极总线多晶硅13；
步骤九：选择性注入第一导电类型杂质，激活后形成位于第二导电类型体区6内的第一导电类型源区8；
步骤十：在栅氧层9、栅极多晶硅10、场氧层12与栅极总线多晶硅13的表面淀积绝缘介质层11；
步骤十一：选择性刻蚀绝缘介质层11、栅氧层9与第一导电类型源区8，形成通孔；
步骤十二：形成源极金属15，源极金属15覆盖在位于有源区001内的绝缘介质层11的表面并覆盖位于终端区002内的且与有源区001相邻的绝缘介质层11的表面，源极金属15通过通孔与第一导电类型源区8、第二导电类型体区6欧姆接触，在第一导电类型衬底2的背面形成漏极金属1。
所属领域的普通技术人员应当理解：以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的主旨之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种高可靠性超结功率半导体结构，包括漏极金属（1）、位于漏极金属（1）上的第一导电类型衬底（2）及位于第一导电类型衬底（2）上的第一导电类型第一外延层（3），将第一导电类型第一外延层（3）的中部作为器件的有源区（001），将有源区（001）的外围作为器件的终端区（002），在第一导电类型第一外延层（3）内呈间隔设置有第二导电类型柱（4），在相邻的第二导电类型柱（4）之间设置第一导电类型柱（5）；
在位于有源区（001）内的第二导电类型柱（4）的上方设有第二导电类型体区（6），在第二导电类型体区（6）内设有第一导电类型源区（8），在位于终端区（002）内的第二导电类型柱（4）的上方设有第二导电类型阱区（14）；
其特征是：在第一导电类型柱（5）的上方设有第一导电类型第二外延层（7），在位于有源区（001）内的第二导电类型体区（6）、第一导电类型第二外延层（7）与第一导电类型源区（8）的上方设有栅氧层（9），在栅氧层（9）的上方设有栅极多晶硅（10），在栅极多晶硅（10）的上方设有绝缘介质层（11）；
在位于终端区（002）内的第一导电类型第二外延层（7）与第二导电类型阱区（14）的上方设有场氧层（12），在场氧层（12）的上方并靠近有源区（001）的位置处设有栅极总线多晶硅（13），在栅极总线多晶硅（13）的上方设有绝缘介质层（11）；
在所述绝缘介质层（11）的上方设有源极金属（15），源极金属（15）覆盖在位于有源区（001）内的绝缘介质层（11）的表面并覆盖位于终端区（002）内的且与有源区（001）相邻的绝缘介质层（11）的表面，源极金属（15）通过通孔与第一导电类型源区（8）、第二导电类型体区（6）欧姆接触。
2.根据权利要求1所述的高可靠性超结功率半导体结构，其特征是：所述第一导电类型第二外延层（7）的第一导电类型杂质的浓度范围为0~1e18每立方厘米。
3.根据权利要求1所述的高可靠性超结功率半导体结构，其特征是：所述第一导电类型第二外延层（7）的厚度范围为0.1~10微米。
4.根据权利要求1所述的高可靠性超结功率半导体结构，其特征是：所述第一导电类型衬底（2）、第一导电类型第一外延层（3）、第一导电类型柱（5）、第一导电类型第二外延层（7）与第一导电类型源区（8）为N型导电，第二导电类型柱（4）与第二导电类型体区（6）为P型导电；或者，所述第一导电类型衬底（2）、第一导电类型第一外延层（3）、第一导电类型柱（5）、第一导电类型第二外延层（7）与第一导电类型源区（8）为P型导电，第二导电类型柱（4）与第二导电类型体区（6）为N型导电。
5.一种高可靠性超结功率半导体结构的制造方法包括以下步骤：
步骤一：在第一导电类型衬底（2）上形成第一导电类型第一外延层（3），然后选择性刻蚀出深沟槽；
步骤二：淀积第二导电类型半导体，将步骤一中的深沟槽填充满，然后去除掉第一导电类型第一外延层（3）上方的第二导电类型半导体，形成第二导电类型柱（4）与第一导电类型柱（5）；
步骤三：在第二导电类型柱（4）与第一导电类型柱（5）上方形成第一导电类型第二外延层（7）；
步骤四：将第一导电类型第一外延层（3）的中部作为器件的有源区（001），将有源区（001）的外围作为器件的终端区（002），在有源区（001）内的第一导电类型第二外延层（7）内选择性的注入第二导电类型杂质，退火后形成位于第二导电类型柱（4）上的第二导电类型体区（6），在终端区（002）内的第一导电类型第二外延层（7）内选择性的注入第二导电类型杂质，退火后形成位于第二导电类型柱（4）上的第二导电类型阱区（14）；
步骤五：在位于终端区（002）与有源区（001）的表面形成场氧层（12）；
步骤六：刻蚀去除有源区（001）内的场氧层（12）；
步骤七：在有源区（001）内对应步骤六去除掉场氧层（12）的表面形成栅氧层（9）；
步骤八：在栅氧层（9）的表面与场氧层（12）的表面淀积导电多晶硅，然后选择性刻蚀导电多晶硅，形成位于栅氧层（9）表面的栅极多晶硅（10）与位于场氧层（12）表面的栅极总线多晶硅（13）；
步骤九：选择性注入第一导电类型杂质，激活后形成位于第二导电类型体区（6）内的第一导电类型源区（8）；
步骤十：在栅氧层（9）、栅极多晶硅（10）、场氧层（12）与栅极总线多晶硅（13）的表面淀积绝缘介质层（11）；
步骤十一：选择性刻蚀绝缘介质层（11）、栅氧层（9）与第一导电类型源区（8），形成通孔；
步骤十二：形成源极金属（15），源极金属（15）覆盖在位于有源区（001）内的绝缘介质层（11）的表面并覆盖位于终端区（002）内的且与有源区（001）相邻的绝缘介质层（11）的表面，源极金属（15）通过通孔与第一导电类型源区（8）、第二导电类型体区（6）欧姆接触，在第一导电类型衬底（2）的背面形成漏极金属（1）。
CN202011032459.1A 2020-09-27 2020-09-27 高可靠性超结功率半导体结构及制造方法 Pending CN112086504A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011032459.1A CN112086504A (zh) 2020-09-27 2020-09-27 高可靠性超结功率半导体结构及制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011032459.1A CN112086504A (zh) 2020-09-27 2020-09-27 高可靠性超结功率半导体结构及制造方法

Publications (1)

Publication Number Publication Date
CN112086504A true CN112086504A (zh) 2020-12-15

Family

ID=73738749

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011032459.1A Pending CN112086504A (zh) 2020-09-27 2020-09-27 高可靠性超结功率半导体结构及制造方法

Country Status (1)

Country Link
CN (1) CN112086504A (zh)

Similar Documents

Publication Publication Date Title
CN111211169A (zh) 屏蔽型igbt结构及其制造方法
CN108649072B (zh) 一种低导通电阻的沟槽mosfet器件及其制造方法
CN114050184A (zh) 低米勒电容功率器件及其制造方法
CN112216743A (zh) 沟槽功率半导体器件及制造方法
CN112635548A (zh) 一种沟槽mosfet器件的终端结构及制造方法
CN213905364U (zh) 沟槽功率半导体器件
CN212303677U (zh) 高可靠性超结功率半导体结构
CN115602714A (zh) 一种沟槽型igbt终端及其制造方法
CN112086504A (zh) 高可靠性超结功率半导体结构及制造方法
CN113745339B (zh) 高可靠性功率半导体器件及其制作方法
CN112420845A (zh) 沟槽功率半导体器件及制造方法
CN112216744A (zh) 高可靠性宽窗口的超结mosfet结构及制造方法
CN215578581U (zh) 一种低压屏蔽栅mosfet器件
CN211265485U (zh) 屏蔽型igbt结构
CN113964197A (zh) 一种低泄漏电流的igbt器件及其制备方法
CN113517350A (zh) 一种低压屏蔽栅mosfet器件及其制作方法
CN113224135A (zh) 一种高雪崩耐量的屏蔽栅mosfet器件及其制作方法
US6228698B1 (en) Manufacture of field-effect semiconductor devices
CN213150784U (zh) 高深宽比的超结功率半导体结构
CN206976352U (zh) 一种降低导通电阻的功率半导体器件
CN102867848B (zh) 沟槽式功率半导体元件及其制造方法
CN213150785U (zh) 高可靠性宽窗口的超结mosfet结构
CN113192842B (zh) 一种CoolMOS器件制作方法
CN210607270U (zh) 一种基于肖特基结构的屏蔽栅型功率器件
CN215771157U (zh) 一种高可靠性的终端结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination