CN112073225A - 一种基于校园网速设计的加速器系统以及流程 - Google Patents
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Abstract
本发明公开了一种基于校园网速设计的加速器系统以及流程，包括微处理器模块、通用卷积运算硬件加速器模块、总线连接模块、网内主机、校园服务器，其特征在于：所述的微处理器模块采用的是arm Cortex‑A15，所述的通用卷积运算硬件加速器模块基于FPGA设计，所述的总线连接模块采用的是AXI总线，所述的网内主机在加速器系统中设有唯一的身份标识K，所述的校园服务器与通用卷积运算硬件加速器模块之间通过总线连接模块的AXI总线通讯连接。本发明的加速器系统通过通用卷积运算硬件加速器模块可以动态调剂校园网络的资源使用，提升加速系统的并行度，在不直接扩大服务器的规模，同时保证网络的高峰使用时段流畅。
Description
技术领域
本发明涉及计算机以及通讯网络技术，具体是指一种基于校园网速设计的加速器系统以及流程。
背景技术
随着高校的不断扩招以及校园信息化推进，师生对基于网络教学和生活的场景要求越来越高，且高校的网络是存在固定高峰使用时段，如果直接扩大服务器的规模，直接的经济效益提升不大，且仅仅扩大服务器的规模，校园存在的高低峰值分配的问题，不能及时动态调整，例如选课、提交作业等极端高峰数据交流的时候，这些网络低速甚至卡顿的问题相继呈现。
发明内容
本发明要解决的技术问题是，针对以上问题提供一种基于校园网速设计的加速器系统以及流程。
为解决上述技术问题，本发明提供的技术方案为：一种基于校园网速设计的加速器系统以及流程，包括微处理器模块、通用卷积运算硬件加速器模块、总线连接模块、网内主机、校园服务器，其特征在于：所述的微处理器模块采用的是armCortex-A15，所述的通用卷积运算硬件加速器模块基于FPGA设计，且微处理器模块、通用卷积运算硬件加速器模块之间设有读写寄存器的通讯连接，所述的总线连接模块采用的是AXI总线，所述的网内主机在加速器系统中设有唯一的身份标识K，所述的校园服务器与通用卷积运算硬件加速器模块之间通过总线连接模块的AXI总线通讯连接，其具体流程如下：
1)、通用卷积运算硬件加速器模块在开始加速工作前，微处理器模块先进行数据的内存排布和身份标识验证；
2)、通过总线连接模块的AXI总线配置加速器的调用计算规模；
3)、通用卷积运算硬件加速器模块通过AXI总线连续地从网内主机中读取K的feature_in，输出feature_out，且通过通讯连接结果输出到校园服务器。
本发明与现有技术相比的优点在于：本发明的加速器系统通过通用卷积运算硬件加速器模块可以动态调剂校园网络的资源使用，通过微处理器模块的硬件资源增加对通用卷积运算硬件加速器模块协处理，提升加速系统的并行度，在不直接扩大服务器的规模，同时保证网络的高峰使用时段流畅。
作为改进，所述的armCortex-A15采用的是主频率为1.5GHz。
作为改进，所述的通用卷积运算硬件加速器模块工作频率为100Mhz。
作为改进，所述的若干个网内主机通过AXI总线形成二叉树列型的网络连接关系。
附图说明
图1是一种基于校园网速设计的加速器系统以及流程的结构系统框图。
具体实施方式
下面结合附图对本发明做进一步的详细说明。
本发明在具体实施时，一种基于校园网速设计的加速器系统以及流程，包括微处理器模块、通用卷积运算硬件加速器模块、总线连接模块、网内主机、校园服务器，其特征在于：所述的微处理器模块采用的是arm Cortex-A15，所述的通用卷积运算硬件加速器模块基于FPGA设计，且微处理器模块、通用卷积运算硬件加速器模块之间设有读写寄存器的通讯连接，所述的总线连接模块采用的是AXI总线，所述的网内主机在加速器系统中设有唯一的身份标识K，所述的校园服务器与通用卷积运算硬件加速器模块之间通过总线连接模块的AXI总线通讯连接，其具体流程如下：
1)、通用卷积运算硬件加速器模块在开始加速工作前，微处理器模块先进行数据的内存排布和身份标识验证；
2)、通过总线连接模块的AXI总线配置加速器的调用计算规模；
3)、通用卷积运算硬件加速器模块通过AXI总线连续地从网内主机中读取K的feature_in，输出feature_out，且通过通讯连接结果输出到校园服务器。
所述的arm Cortex-A15采用的是主频率为1.5GHz。
所述的通用卷积运算硬件加速器模块工作频率为100Mhz。
所述的若干个网内主机通过AXI总线形成二叉树列型的网络连接关系。
本发明的工作原理：本发明的加速器系统基于校园网速设计，通过通用卷积运算硬件加速器模块可以动态调剂校园网络的资源使用，通过微处理器模块的硬件资源增加对通用卷积运算硬件加速器模块协处理，提升加速系统的并行度，同时网内主机的身份标识K存储于校园服务器，如果有设备丢失的情况，可以轻松的找回。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征，在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具本的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”，“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (4)
1.一种基于校园网速设计的加速器系统以及流程，包括微处理器模块、通用卷积运算硬件加速器模块、总线连接模块、网内主机、校园服务器，其特征在于：所述的微处理器模块采用的是arm Cortex-A15，所述的通用卷积运算硬件加速器模块基于FPGA设计，且微处理器模块、通用卷积运算硬件加速器模块之间设有读写寄存器的通讯连接，所述的总线连接模块采用的是AXI总线，所述的网内主机在加速器系统中设有唯一的身份标识K，所述的校园服务器与通用卷积运算硬件加速器模块之间通过总线连接模块的AXI总线通讯连接，其具体流程如下：
1)、通用卷积运算硬件加速器模块在开始加速工作前，微处理器模块先进行数据的内存排布和身份标识验证；
2)、通过总线连接模块的AXI总线配置加速器的调用计算规模；
3)、通用卷积运算硬件加速器模块通过AXI总线连续地从网内主机中读取K的feature_in，输出feature_out，且通过通讯连接结果输出到校园服务器。
2.根据权利要求1所述的一种基于校园网速设计的加速器系统以及流程，其特征在于：所述的arm Cortex-A15采用的是主频率为1.5GHz。
3.根据权利要求1所述的一种基于校园网速设计的加速器系统以及流程，其特征在于：所述的通用卷积运算硬件加速器模块工作频率为100Mhz。
4.根据权利要求1所述的一种基于校园网速设计的加速器系统以及流程，其特征在于：所述的若干个网内主机通过AXI总线形成二叉树列型的网络连接关系。
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