CN112069216A - 一种基于FPGA的Join算法实现方法、系统、装置和介质 - Google Patents

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Abstract

本发明提供了一种基于FPGA的Join算法实现方法、系统、装置和介质，方法包括以下步骤：接收小表数据并存储；接收大表数据并暂存；将大表数据分为多路，对所有的各路大表数据并行进行FIFO处理；依次判断各路大表数据与小表数据是否匹配；输出互相匹配的所述各路大表数据和所述小表数据。通过将大表数据分为多路，可以将大表数据合理分配，有效管理数据，这有利于数据库处理数据的效率提高；通过对所有的每路大表数据并行进行FIFO处理，能够缩短数据处理过程中的响应时间，相比于单进程处理数据方式，可以减少任务等待时间，提高数据读取吞吐率，实现快速有效的数据处理，提升数据匹配的效率。

Description

一种基于FPGA的Join算法实现方法、系统、装置和介质
技术领域
本发明涉及FPGA数据处理技术领域，尤其涉及一种基于FPGA的Join算法实现方法、系统、装置和介质。
背景技术
在目前的半导体工艺中，系统功耗已经成为了进一步提高CPU主频的主要障碍，同时由于CPU的指令集特点，大型数据库的数据处理能力遇到了瓶颈。当数据库发送数据量大的情况下，需要将数据搬迁到FPGA进行处理。FPGA是在PAL、GAL等可编程器件的基础上进一步发展的产物，是作为专用集成电路领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点，被广泛应用于通信、计算机等行业。
在数据处理技术领域，多线程编程使得一个进程可以有多个并发操作，例如当一个线程由于数据读写等因素处于等待中时，其他线程仍然可以执行操作，使得读取数据的吞吐率大幅度提高，而FPGA可以提供强大的线程级并行能力。数据库核心操作的优化问题也是当前研究的热点之一，而连接操作则是数据库查询过程中的核心问题，Join算法的性能直接影响着数据库的查询速度。所以，需要在FPGA底层做好存储框架与Join运算的设计，才能充分发挥FPGA并行化处理数据的特点，大幅提升数据库数据处理的速度。
发明内容
有鉴于此，本发明实施例的目的在于提出一种基于FPGA的Join算法实现方法、系统、装置和介质，用以解决现有技术中数据库处理数据效率低的问题。
基于上述目的，本发明实施例的一方面提供了一种基于FPGA的Join算法实现方法，包括通过FPGA执行如下步骤：
接收小表数据并存储；
接收大表数据并暂存；
将所述大表数据分为多路，对所有的各路大表数据并行进行FIFO处理；
依次判断所述各路大表数据与所述小表数据是否匹配；
输出互相匹配的所述各路大表数据和所述小表数据。
在一些实施例中，接收所述小表数据并存储包括：将所述小表数据存入其对应的第一hash值所映射的第一hash空间。
在一些实施例中，所述FIFO处理包括：将所述各路大表数据存入各自对应的第二hash值所映射的各自的第二hash空间，并按FIFO方式运行。
在一些实施例中，依次判断所述各路大表数据与所述小表数据是否匹配包括：若是检测到FIFO队列非空，读取所述各路大表数据，并读取所述小表数据，判断所述各路大表数据与所述小表数据是否匹配。
在一些实施例中，所述方法还包括：
对匹配后输出的所述各路大表数据和所述小表数据进行打包并上传。
在一些实施例中，所述方法还包括：将打包后的数据通过XDMA上传到上位机，上位机接收到所述数据后进行显示。
本发明实施例的又一方面，还提供了一种基于FPGA的Join算法实现系统，包括：第一接收模块，用于接收小表数据并存储；第二接收模块，用于接收大表数据并暂存；FIFO处理模块，用于将所述大表数据分为多路，对所有的每路大表数据并行进行FIFO处理；判断模块，用于依次判断所述各路大表数据与所述小表数据是否匹配；以及输出模块，用于输出匹配后的所述各路大表数据和所述小表数据。
在一些实施例中，所述第一接收模块还包括第一hash match模块，用于将所述小表数据存入其对应的第一hash值所映射的第一hash空间；所述FIFO处理模块还包括第二hash match模块，用于将所述各路大表数据存入各自对应的第二hash值所映射的各自的第二hash空间。
本发明实施例的另一方面，还提供了一种基于FPGA的Join算法实现装置，包括FPGA，该FPGA配置用于执行上述方法。
本发明实施例的另一方面，还提供了一种基于FPGA的Join算法实现存储介质，存储有计算机程序，该计算机程序被执行时实现上述方法。
本发明具有以下有益技术效果：
1.通过将大表数据分为多路，可以将大表数据合理分配，有效管理数据，有利于数据库处理数据的效率提高；
2.通过对所有的各路大表数据并行进行FIFO处理，能够缩短数据处理过程中的响应时间，相比于单进程处理数据方式，可以减少任务等待时间，提高数据读取吞吐率，实现快速有效的数据处理，提升数据匹配的效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为根据本发明提供的基于FPGA的Join算法实现方法的实施例的示意图；
图2为根据本发明提供的基于FPGA的Join算法实现系统的实施例的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备固有的其他步骤或单元。
基于上述目的，本发明实施例的第一个方面，提出了一种基于FPGA的Join算法实现方法的实施例。图1示出的是本发明提供的基于FPGA的Join算法实现方法的实施例的示意图。如图1所示，本发明实施例包括如下步骤：
步骤S1、接收小表数据并存储；
步骤S2、接收大表数据并暂存；
步骤S3、将大表数据分为多路，对所有的各路大表数据并行进行FIFO处理；
步骤S4、依次判断各路大表数据与小表数据是否匹配；
步骤S5、输出互相匹配的各路大表数据和小表数据。
本实施例的步骤S2中，接收大表数据后可以将其暂存到DDR或外部硬盘等存储设备中，需要进行处理时再突发读取批量大表数据。本实施例通过将大表数据分为多路，可以将大表数据合理分配，有效管理数据有利于数据库处理数据的效率提高；通过对所有的各路大表数据并行进行FIFO处理，能够缩短数据处理过程中的响应时间，相比于单进程处理数据方式，可以减少任务等待时间，提高数据读取吞吐率，实现快速有效的数据处理，提升数据匹配的效率。
在一些实施例中，接收小表数据并存储包括：将小表数据存入其对应的第一hash值所映射的第一hash空间。根据哈希函数，可以计算出小表数据对应的第一hash值。
在一些实施例中，FIFO处理包括：将各路大表数据存入各自对应的第二hash值所映射的各自的第二hash空间，并按FIFO方式运行。FIFO是英文First Input First Output的缩写，FIFO方式是一种按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。根据哈希函数，可以计算出各路大表数据各自对应的第二hash值。本实施例的FIFO处理方法将大表数据合理分配与存储，使得各路大表数据在各自的第二hash空间内运行，快速而高效。由于整个Join运算中，最占用资源的为匹配查找操作，此种结构设计则相当于将大表数据的传输周期稀释到第二hash空间多路FIFO缓存后的匹配周期，从而可以大幅提升数据库的读取数据速度。同时FIFO缓存可以大幅缓解第二hash值映射到第二hash空间过程中的哈希冲突的问题，只要FIFO队列存在数据，数据的传输处理就会进行。
在一些实施例中，依次判断各路大表数据与小表数据是否匹配包括：若是检测到FIFO队列非空，读取各路大表数据，并读取小表数据，判断各路大表数据与小表数据是否匹配。本实施例中的这个步骤可以不占用FPGA的处理速度，从而整体提升数据库数据处理的速度。当每路大表数据和小表数据的主键相同时，二者就匹配成功。
在一些实施例中，方法还包括：对匹配后输出的各路大表数据和小表数据进行打包并上传。
在一些实施例中，方法还包括：将打包后的数据通过XDMA上传到上位机，上位机接收到数据后进行显示。本实施例中的XDMA，可以通过PCIE硬件接口层，完成FPGA与上位机的通信；上位机通过XDMA的AXI_LITE总线配置寄存器来告知底层下一步操作以及小表数据和大表数据类型等信息。
本发明实施例的第二个方面，还提供了一种基于FPGA的Join算法实现系统。图2示出的是本发明提供的基于FPGA的Join算法实现系统的实施例的示意图。一种基于FPGA的Join算法实现系统包括：第一接收模块10，用于接收小表数据并存储；第二接收模块20，用于接收大表数据并暂存；FIFO处理模块30，用于将大表数据分为多路，对所有的各路大表数据并行进行FIFO处理；判断模块40，用于依次判断各路大表数据与小表数据是否匹配；以及输出模块50，用于输出匹配后的各路大表数据和小表数据。本实施例的系统通过将大表数据分为多路，可以将大表数据合理分配，有效管理数据有利于数据库处理数据的效率提高；通过对所有的每路大表数据并行进行FIFO处理，能够缩短数据处理过程中的响应时间，相比于单进程处理数据方式，可以减少任务等待时间，提高数据读取吞吐率，实现快速有效的数据处理，提升数据匹配的效率。
在一些实施例中，第一接收模块10还包括第一hash match模块101，用于将小表数据存入其对应的第一hash值所映射的第一hash空间；FIFO处理模块30还包括第二hashmatch模块301，用于将各路大表数据存入各自对应的第二hash值所映射的各自的第二hash空间。本实施例中，为了加快数据处理速度，分别将小表数据和大表数据依据各自计算出的hash值映射到各自的hash空间中。
本发明实施例的第三个方面，还提供了一种基于FPGA的Join算法实现装置，包括FPGA，该FPGA配置用于执行上述任意方法实施例中的基于FPGA的Join算法实现方法。
本发明实施例的第四个方面，还提供了一种基于FPGA的Join算法实现存储介质，存储有计算机程序，该计算机程序被执行时实现上述任意方法实施例中的基于FPGA的Join算法实现方法。
最后需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，基于FPGA的Join算法实现方法的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，程序的存储介质可为磁碟、光盘、只读存储记忆体(ROM)或随机存储记忆体(RAM)等。上述计算机程序的实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
此外，根据本发明实施例公开的方法还可以被实现为由处理器执行的计算机程序，该计算机程序可以存储在计算机可读存储介质中。在该计算机程序被处理器执行时，执行本发明实施例公开的方法中限定的上述功能。
此外，应该明白的是，本文的计算机可读存储介质(例如，存储器)可以是易失性存储器或非易失性存储器，或者可以包括易失性存储器和非易失性存储器两者。作为例子而非限制性的，非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦写可编程ROM(EEPROM)或快闪存储器。易失性存储器可以包括随机存取存储器(RAM)，该RAM可以充当外部高速缓存存储器。作为例子而非限制性的，RAM可以以多种形式获得，比如同步RAM(DRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据速率SDRAM(DDRSDRAM)、增强SDRAM(ESDRAM)、同步链路DRAM(SLDRAM)、以及直接Rambus RAM(DRRAM)。所公开的方面的存储设备意在包括但不限于这些和其它合适类型的存储器。
本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。
结合这里的公开所描述的各种示例性逻辑块、模块和电路可以利用被设计成用于执行这里功能的下列部件来实现或执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑器件、分立门或晶体管逻辑、分立的硬件组件或者这些部件的任何组合。通用处理器可以是微处理器，但是可替换地，处理器可以是任何传统处理器、控制器、微控制器或状态机。处理器也可以被实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP和/或任何其它这种配置。
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (10)

1.一种基于FPGA的Join算法实现方法，其特征在于，包括通过FPGA执行以下步骤：
接收小表数据并存储；
接收大表数据并暂存；
将所述大表数据分为多路，对所有的各路大表数据并行进行FIFO处理；
依次判断所述各路大表数据与所述小表数据是否匹配；
输出互相匹配的所述各路大表数据和所述小表数据。
2.根据权利要求1所述的方法，其特征在于，接收所述小表数据并存储包括：
将所述小表数据存入其对应的第一hash值所映射的第一hash空间。
3.根据权利要求1所述的方法，其特征在于，所述FIFO处理包括：
将所述各路大表数据存入各自对应的第二hash值所映射的各自的第二hash空间，并按FIFO方式运行。
4.根据权利要求2或3所述的方法，其特征在于，依次判断所述各路大表数据与所述小表数据是否匹配包括：
若是检测到FIFO队列非空，读取所述各路大表数据，并读取所述小表数据，判断所述各路大表数据与所述小表数据是否匹配。
5.根据权利要求1所述的方法，其特征在于，还包括：
对匹配后输出的所述各路大表数据和所述小表数据进行打包并上传。
6.根据权利要求5所述的方法，其特征在于，还包括：
将打包后的数据通过XDMA上传到上位机，上位机接收到所述数据后进行显示。
7.一种基于FPGA的Join算法实现系统，其特征在于，包括：
第一接收模块，用于接收小表数据并存储；
第二接收模块，用于接收大表数据并暂存；
FIFO处理模块，用于将所述大表数据分为多路，对所有的各路大表数据并行进行FIFO处理；
判断模块，用于依次判断所述各路大表数据与所述小表数据是否匹配；以及
输出模块，用于输出匹配后的所述各路大表数据和所述小表数据。
8.根据权利要求7所述的系统，其特征在于，
所述第一接收模块还包括第一hash match模块，用于将所述小表数据存入其对应的第一hash值所映射的第一hash空间；
所述FIFO处理模块还包括第二hash match模块，用于将所述各路大表数据存入各自对应的第二hash值所映射的各自的第二hash空间。
9.一种基于FPGA的Join算法实现装置，其特征在于，包括FPGA，所述FPGA配置用于实现如权利要求1-6任意一项所述的方法。
10.一种基于FPGA的Join算法实现存储介质，其特征在于，存储有计算机程序，所述计算机程序被执行时实现如权利要求1-6任意一项所述的方法。
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