CN112034331A - 一种基于fpga的电路模块测试方法 - Google Patents

Abstract

一种基于FPGA的电路模块测试方法，包括步骤：1)获取目标电路模块的电路网表；2)获取测试电路模块的电路网表；3)根据目标电路模块的电路网表和测试电路模块的电路网表生成整体电路模块的电路网表，具体为：将测试电路模块的测试端口对应连接到目标电路模块的硬宏单元上，同时删除测试电路模块对应的硬宏单元；或将目标电路模块的测试端口对应连接到测试电路模块的硬宏单元上，同时删除目标电路模块对应的硬宏单元；4)使用步骤3)获得的整体电路模块的电路网表，对所述目标电路模块进行测试。本发明模拟了FPGA中IP核等电路模块通常作为整体电路的一部分的真实使用环境，从而使测试结果更准确。

Description

一种基于FPGA的电路模块测试方法

技术领域

本发明涉及一种电路测试方法，具体的涉及基于FPGA的固化单元测试方法。

背景技术

现场可编程门阵列(Filed Programmable Gate Array，FPGA)是一种常用的可编程逻辑电路，可以为用户提供灵活、丰富的逻辑资源，实现多种多样的用户设计。

在商业领域，通常会将一些成熟的设计封装成IP(Intellectual Property)核等电路模块，并直接提供给用户使用，以节省用户的开发成本。这些IP核通常以开源源代码、电路网表或固化电路的方式提供给用户。

无论以何种方式提供给用户，均需要在提供之前对IP核进行详尽而全面的测试，以确保提供的IP核功能正确。现有技术中常用的测试方法通常将FPGA中的设计当成一个整体，将测试需要的端口作为外接端口连接到FPGA的管脚上，通过在FPGA的外部另外连接器件的方式，为FPGA中的设计提供测试激励，从而对FPGA内部的设计进行测试。这种测试方式虽然简便易行，但是无法模拟FPGA中的IP核等电路模块真实的使用环境。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提出了一种基于FPGA的电路模块测试方法，模拟FPGA中IP核等电路模块的真实使用环境，在同一个FPAG电路上使用并测试目标电路模块，从而获得更准确的测试结果。

本发明的技术方案是：

一种基于FPGA的电路模块测试方法，包括以下步骤：

1)获取目标电路模块的电路网表，其中所述目标电路模块的多个测试端口分别设置有对应的硬宏单元；

2)获取测试电路模块的电路网表，其中所述测试电路模块的多个测试端口分别设置有对应的硬宏单元；目标电路模块的测试端口用于接收测试电路模块测试端口发送的测试激励；

3)根据目标电路模块的电路网表和测试电路模块的电路网表生成整体电路模块的电路网表，具体为：将测试电路模块的测试端口对应连接到目标电路模块的硬宏单元上，同时删除测试电路模块对应的硬宏单元；或将目标电路模块的测试端口对应连接到测试电路模块的硬宏单元上，同时删除目标电路模块对应的硬宏单元；

4)使用步骤3)获得的整体电路模块的电路网表，对所述目标电路模块进行测试。

在测试电路模块测试端口中的时钟输出端口和目标电路模块测试端口中的时钟输入端口之间设置时钟缓冲器；

同时，若测试电路模块中存在需要与目标电路模块时钟同步的测试子模块，则将所述时钟输出端口通过时钟缓冲器连接到所述测试子模块的时钟输入端口上。

电路网表包括：多个电路单元和各电路单元之间的连线；

在步骤4)之前还包括：检查整体电路模块电路网表中每条连线的名称，修改名称重复连线的名称。

在FPGA片上电路设置互不重合的第一预设区域和第二预设区域；

将所述目标电路模块约束在FPGA片上电路的第一预设区域；

将所述测试电路模块约束在FPGA片上电路的第二预设区域。

测试电路模块通过约束在FPGA片上电路第一预设区域外的输入输出管脚和外部电路模块进行信号传递；

测试电路模块和目标电路模块通过约束在FPGA片上电路第一预设区域内或第二预设区域内的硬宏单元进行信号传递。

本发明与现有技术相比的有益效果是：

本发明一种基于FPGA的电路模块测试方法，将待测试的目标电路模块和提供测试激励的测试电路模块在同一个FPGA片上电路上实现，模拟了FPGA中IP核等电路模块通常作为整体电路的一部分的真实使用环境，测试结果更准确。

附图说明

图1为本发明一实施例基于FPGA的电路模块测试方法流程图；

图2为本发明一实施例基于FPGA的电路模块测试方法流程图；

图3为一种整体电路模块的结构示意图；

图4为本发明时钟缓冲器与测试子模块、目标电路模块传输示意图；

图5为本发明方法流程图。

具体实施方式

在商业领域，通常会将一些成熟的设计封装成IP(Intellectual Property)核等电路模块提供给用户使用。而现有技术中，对IP核等电路模块进行测试时，要么在FPGA内部实现待测试的目标电路模块，在FPGA外部外接器件调用上述目标电路模块，对上述目标电路模块进行测试。这往往不是FPGA中的IP核等目标电路模块真实的使用环境，得到的测试结果难以反映真实使用环境下目标电路模块的性能。要么在FPGA内部实现目标电路模块和目标电路模块的调用逻辑，并对目标电路模块和调用目标电路模块实现功能的调用逻辑进行测试，如果这样进行测试，目标电路模块和其调用逻辑会被FPGA的设计软件工具一起综合、布局、布线，两者的逻辑会完全混合在一起，其位置和内部实现可能会发生变化，无法对目标电路模块进行有效的测试。

有鉴于此，本发明提供了一种基于FPGA的电路模块测试方法，在模拟FPGA中IP核等电路模块的真实使用环境，在同一个FPAG电路上使用并测试目标电路模块的基础上，将目标电路模块和测试电路模块独立实现，从而获得更准确的测试结果。

本发明一种基于FPGA的电路模块测试方法，流程图如图5所示，包括以下步骤：

1)获取目标电路模块(即固化电路)的电路网表，即NCD文件。其中，目标电路模块的多个测试端口分别设置有对应的硬宏单元；本发明实施例中采用布线算法，可以利用商业软件ISE/FPGA Editer查看电路网表。目标电路模块就是指在FPGA内部实现的待测试目标电路模块。

2)获取测试电路模块的电路网表，即NCD文件。其中，测试电路模块的多个测试端口分别设置有对应的硬宏单元；目标电路模块的测试端口用于接收测试电路模块测试端口发送的测试激励；

3)根据目标电路模块的电路网表和测试电路模块的电路网表生成整体电路模块的电路网表，具体为：将测试电路模块的测试端口对应连接到目标电路模块的硬宏单元上，同时删除测试电路模块对应的硬宏单元；或将目标电路模块的测试端口对应连接到测试电路模块的硬宏单元上，同时删除目标电路模块对应的硬宏单元；

4)使用步骤3)获得的整体电路模块的电路网表，对所述目标电路模块进行测试。

如图4所示，在测试电路模块测试端口中的时钟输出端口和目标电路模块测试端口中的时钟输入端口之间设置时钟缓冲器；同时，若测试电路模块中存在需要与目标电路模块时钟同步的测试子模块，则将所述时钟输出端口通过时钟缓冲器连接到所述测试子模块的时钟输入端口上。

电路网表包括：多个电路单元和各电路单元之间的连线，在步骤4)之前还包括：检查整体电路模块电路网表中每条连线的名称，修改名称重复连线的名称。

在FPGA片上电路设置互不重合的第一预设区域和第二预设区域；将所述目标电路模块约束在FPGA片上电路的第一预设区域；将所述测试电路模块约束在FPGA片上电路的第二预设区域。

测试电路模块通过约束在FPGA片上电路第一预设区域外的输入输出管脚和外部电路模块进行信号传递；测试电路模块和目标电路模块通过约束在FPGA片上电路第一预设区域内或第二预设区域内的硬宏单元进行信号传递。

实施例1

如图1所示，为本发明实施例一提供的一种基于FPGA的电路模块测试方法，包括如下步骤：

S101：获取目标电路模块的电路网表，其中所述目标电路模块的至少一个第一测试端口被引出到至少一个第一硬宏单元上。

这里，目标电路模块为本实施例想要测试的电路模块，例如，需要为用户提供的IP核等。

S102：获取测试电路模块的电路网表，其中所述测试电路模块的至少一个第二测试端口被引出到至少一个第二硬宏单元上。

这里，测试电路模块可以包括目标电路模块的调用逻辑，也可以包括目标电路模块的测试逻辑。

为了使目标电路模块和测试电路模块相互独立，分别进行目标电路模块和测试电路模块的电路设计，并且分别生成目标电路模块和测试电路模块的电路网表。在本发明实施例中，直接获取目标电路模块和测试电路模块的电路网表，以免目标电路模块和测试电路模块的逻辑在电路综合时被混合在一起。

为了在目标电路模块和测试电路模块相互独立的情况下，能够将目标电路模块和测试电路模块实现在同一个FPGA中，并且使目标电路模块和测试电路模块能够相互连接，需要将目标电路模块的至少一个第一测试端口被引出到至少一个第一硬宏单元上，并且将测试电路模块的至少一个第二测试端口被引出到至少一个第二硬宏单元上，使用硬宏单元代替FPGA的输入输出管脚，对目标电路模块和测试电路模块的输入、输出端口进行占位。

这里，目标电路模块是接收激励和输出结果的一方，因此，第一测试端口相对于目标电路模块可以为输入端口也可以为输出端口，相对于目标电路模块为输入端口的第一测试端口可以用于接收激励，相对于目标电路模块为输出端口的第一测试端口可以用于输出结果。相应的，测试电路模块是产生激励和接收结果的一方，因此，第二测试端口相对于测试电路模块同样可以为输入端口也可以为输出端口，相对于测试电路模块为输入端口的第二测试端口可以用于接收结果，相对于测试电路模块为输出端口的第一测试端口可以用于输出激励。

S103：分别删除每个所述第二硬宏单元，当删除该第二硬宏单元时，将该第二硬宏单元上连接的所述第二测试端口连接到对应的第一测试端口所在的所述第一硬宏单元上，生成整体电路模块。

在FPGA的片上电路中将第一测试端口和第二测试端口连接起来，可以直接将第一硬宏单元的第一测试端口和相对应的第二硬宏单元的第二测试端口进行连接。优选的，为了提升电路性能，本发明实施例将每个第二硬宏单元删除，并将该第二硬宏单元上连接的所述第二测试端口连接到对应的第一测试端口所在的所述第一硬宏单元上，从而连接目标电路模块和测试电路模块，生成整体电路模块。

S104：使用所述整体电路模块对所述目标电路模块进行测试。

最后，使用整体电路模块对目标电路模块进行测试，当测试电路模块包括目标电路模块的测试逻辑时，目标电路模块的测试激励由测试电路模块生成，但通常情况下，至少需要为整体电路模块提供时钟信号和复位信号，从而使得整体电路模块能够正确运行，测试电路模块可以直接对目标电路模块的运行结果进行分析，也可以收集运行结果上传，由数据接收方对运行结果进行分析。当测试电路模块包括目标电路模块的调用逻辑时，也可以为FPGA外接外部电路为整体电路模块提供测试激励，并收集运行结果进行分析。

实施例2

如图2所示，实施例二还提供了另一种电路模块测试方法，包括如下步骤：

S201：获取目标电路模块的电路网表，将所述目标电路模块约束在FPGA片上电路的第一预设区域。

为了进一步的将目标电路模块和测试电路模块独立开来，可以将目标电路模块约束在FPGA片上电路的第一预设区域，例如，如图3所示，将目标电路模块约束在FPGA片上电路的左上角。图3仅为目标电路模块的一种约束方式，并不是限制了目标电路模块必须约束在左上角。目标电路模块可以约束在FPGA片上电路的任何位置，由于目标电路模块通常为完成某个特定功能的电路，并且最好能够封装为黑盒子提供给用户应用，所以优选的，将目标电路模块尽可能集中的约束在FPGA片上电路的第一预设区域。

S202：获取测试电路模块的电路网表，将所述测试电路约束在FPGA片上电路的第二预设区域。

为了进一步的将目标电路模块和测试电路模块独立开来，将所述测试电路约束在FPGA片上电路的第二预设区域，其中第二预设区域与所述第一预设区域没有重合。

测试电路模块仅为更好地测试目标电路模块而存在，因此，测试电路模块的约束方式较为宽松，仅需要不与第一预设区域重合即可。甚至可以在约束第二与社区与时仅为测试电路模块屏蔽掉第一预设区域，也就是说，将第一预设区域以外的区域均约束为第二预设区域。如图3所示为第二预设区域的一种约束方式，图3中将第二预设区域约束在FPGA片上电路的左下角。

S203：分别删除每个所述第二硬宏单元，当删除该第二硬宏单元时，将该第二硬宏单元上连接的所述第二测试端口连接到对应的第一测试端口所在的所述第一硬宏单元上。

在一种可能的实施方式中，由于测试电路模块可能存在需要与所述目标电路模块时钟同步的测试子模块。为了保证测试子模块与目标电路模块的时钟的同步性，测试子模块的时钟需要与目标电路模块的时钟来自同步的时钟来源。

此时，第二测试端口包括时钟输出端口，相应的，第一测试端口也包括时钟输入端口。在此可能的实施方式中，在连线时，判断所述测试电路模块是否存在需要与所述目标电路模块时钟同步的测试子模块；当存在所述测试子模块时，将所述时钟输出端口通过时钟缓冲器分别连接到所述测试子模块和所述目标电路模块的所述时钟输入端口。

S204：生成整体电路模块。

在一种可能的实施方式中，在生成整体电路模块还包括检查名称重复的待修改连线的步骤。由于目标电路模块的电路网表和测试电路模块的电路网表是分别生成的，电路网表中的电路单元的命名与功能和电路设计有关，通常不会重复，然而电路网表中的连线除了与电路设计有关，还有一些综合时软件自主生成的连线，这部分连线命名有重复的风险。如果连线命名重复，会造成最终得到的整体电路模块布线错误，因此，优选的，在生成整体电路模块之后，在使用所述整体电路模块对所述目标电路模块进行测试的步骤之前，还包括：检查所述整体电路模块中的每条连线的名称，得到名称重复的待修改连线；修改所述待修改连线的名称。

S205：将所述整体电路模块的输入输出管脚约束在所述第一预设区域以外。

由于至少需要为整体电路模块提供时钟信号和复位信号，才能使得整体电路模块正确运行，因此，整体电路模块仍然需要进行输入输出管脚约束。为了保证目标电路模块的独立性，优选的，将整体电路模块的输入输出管脚也约束在第一预设区域以外。如图3所示为整体电路模块的一种输入输出管脚约束方式。

S206：使用所述整体电路模块对所述目标电路模块进行测试。

本发明实施例提供的基于FPGA的电路模块测试方法，将待测试的目标电路模块和提供测试激励的测试电路模块在同一个FPGA片上电路上实现，模拟了FPGA中IP核等电路模块通常作为整体电路的一部分的真实使用环境，测试结果更准确。

本发明说明书中未作详细描述的内容属本领域专业技术人员的公知技术。

Claims (5)

1.一种基于FPGA的电路模块测试方法，其特征在于，包括以下步骤：

1)获取目标电路模块的电路网表，其中所述目标电路模块的多个测试端口分别设置有对应的硬宏单元；

2)获取测试电路模块的电路网表，其中所述测试电路模块的多个测试端口分别设置有对应的硬宏单元；目标电路模块的测试端口用于接收测试电路模块测试端口发送的测试激励；

3)根据目标电路模块的电路网表和测试电路模块的电路网表生成整体电路模块的电路网表，具体为：将测试电路模块的测试端口对应连接到目标电路模块的硬宏单元上，同时删除测试电路模块对应的硬宏单元；或将目标电路模块的测试端口对应连接到测试电路模块的硬宏单元上，同时删除目标电路模块对应的硬宏单元；

4)使用步骤3)获得的整体电路模块的电路网表，对所述目标电路模块进行测试。

2.根据权利要求1所述一种基于FPGA的电路模块测试方法，其特征在于，在测试电路模块测试端口中的时钟输出端口和目标电路模块测试端口中的时钟输入端口之间设置时钟缓冲器；

同时，若测试电路模块中存在需要与目标电路模块时钟同步的测试子模块，则将所述时钟输出端口通过时钟缓冲器连接到所述测试子模块的时钟输入端口上。

3.根据权利要求1或2所述一种基于FPGA的电路模块测试方法，其特征在于，电路网表包括：多个电路单元和各电路单元之间的连线；

在步骤4)之前还包括：检查整体电路模块电路网表中每条连线的名称，修改名称重复连线的名称。

4.根据权利要求3所述一种基于FPGA的电路模块测试方法，其特征在于，在FPGA片上电路设置互不重合的第一预设区域和第二预设区域；

将所述目标电路模块约束在FPGA片上电路的第一预设区域；

将所述测试电路模块约束在FPGA片上电路的第二预设区域。

5.根据权利要求4所述一种基于FPGA的电路模块测试方法，其特征在于，测试电路模块通过约束在FPGA片上电路第一预设区域外的输入输出管脚和外部电路模块进行信号传递；

测试电路模块和目标电路模块通过约束在FPGA片上电路第一预设区域内或第二预设区域内的硬宏单元进行信号传递。

Images