CN111950719B - 基于忆阻器的信息处理电路以及信息处理方法 - Google Patents

基于忆阻器的信息处理电路以及信息处理方法 Download PDF

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Abstract

一种基于忆阻器的信息处理电路和信息处理方法。该信息处理电路包括：信号获取电路以及信号处理电路，信号获取电路配置为获取不同的多个初始神经信号，信号处理电路包括多个忆阻器且配置为通过所述多个忆阻器对所述多个初始神经信号进行处理，其中，所述多个忆阻器包括多个第一忆阻器，所述多个第一忆阻器被阵列布置以得到预处理阵列，所述预处理阵列配置为对所述多个初始神经信号进行特征提取以获得多个特征信息。该信息处理电路可以将存储与计算融合及做并行计算，减少数据搬运与计算时间，还可以直接处理具有连续幅值的模拟信号，减少模数转换器的使用，进而可以降低电路的面积与功耗。

Description

基于忆阻器的信息处理电路以及信息处理方法
技术领域
本公开的实施例涉及一种基于忆阻器的信息处理电路以及信息处理方法。
背景技术
随着科学技术的进步，人们逐渐实现了对神经信号的分析并对其结果加以利用。例如通过脑机接口来对大脑发出的神经信号进行分析以便帮助患有神经疾病的人监测和控制疾病。
然而，目前对神经信号的分析电路通常存储单元和计算单元分离，并且需要做大量的模数转换，因此需要较多的硬件资源，分析计算时间较长且面积较大、功耗较高。
发明内容
本公开至少一实施例提供一种基于忆阻器的信息处理电路，包括信号获取电路以及信号处理电路，所述信号获取电路配置为获取不同的多个初始神经信号；所述信号处理电路包括多个忆阻器且配置为通过所述多个忆阻器对所述多个初始神经信号进行处理，其中，所述多个忆阻器包括多个第一忆阻器，所述多个第一忆阻器被阵列布置以得到预处理阵列，所述预处理阵列配置为对所述多个初始神经信号进行特征提取以获得多个特征信息。
例如，在本公开至少一实施例提供的信息处理电路中，信号处理电路包括预处理子电路和解码子电路；所述预处理子电路包括所述预处理阵列，所述解码子电路与所述预处理子电路耦接，且配置为对所述多个特征信息进行解码处理以确定所述多个初始神经信号对应的状态类别。
例如，本公开至少一实施例提供的信息处理电路中，所述预处理阵列包括M行*N列个所述第一忆阻器，以及包括M条第一信号线和N条第二信号线，每个第一忆阻器包括第一端和第二端；位于第m行中的第一忆阻器的第一端连接到第m条第一信号线，位于第n列中的第一忆阻器的第二端连接到第n条第二信号线；所述N条第二信号线用于接收所述多个初始神经信号，以使得位于同一行的N个第一忆阻器构成一个滤波器以提取所述多个初始神经信号的至少一个特征信息，所述M条第一信号线用于输出所述多个特征信息，其中，M和N均为大于1的整数，所述m为大于等于1并且小于等于M的整数，所述n为大于等于1并且小于等于N的整数。
例如，在本公开至少一实施例提供的信息处理电路中，所述信号获取电路还配置为分别获取所述多个初始神经信号的多个反相神经信号；位于同一行的N个第一忆阻器划分为多个第一忆阻器对，每个第一忆阻器对分别对应所述滤波器的系数向量中的一个元素，其中，每个第一忆阻器对中的一个第一忆阻器用于接收所述多个初始神经信号中的选择的一个初始神经信号，所述第一忆阻器对中的另一个第一忆阻器用于接收所述选择的一个初始神经信号对应的反相神经信号。
例如，在本公开至少一实施例提供的信息处理电路中，所述预处理阵列中的每一行第一忆阻器分别用于提取所述多个特征信息中不同的特征信息。
例如，在本公开至少一实施例提供的信息处理电路中，所述滤波器为有限脉冲响应滤波器。
例如，在本公开至少一实施例提供的信息处理电路中，所述多个忆阻器还包括多个第二忆阻器，所述多个第二忆阻器阵列布置以得到神经网络阵列；所述解码子电路包括转换器件和所述神经网络阵列；所述转换器件与所述预处理子电路耦接以接收所述多个特征信息，且配置为将所述多个特征信息转换为多个特征值，所述神经网络阵列与所述转换器件耦接以接收所述多个特征值，且配置为根据所述多个特征值确定初始神经信号对应的所述状态类别。
例如，在本公开至少一实施例提供的信息处理电路中，所述神经网络阵列中的所述多个第二忆阻器的电导值对应神经网络的权重矩阵，所述神经网络阵列配置为对所述多个特征值进行计算以获得多个输出值，以及根据所述多个输出值确定所述初始神经信号对应的所述状态类别。
例如，在本公开至少一实施例提供的信息处理电路中，所述转换器件还配置为获得所述多个特征值的多个相反特征值，位于同一行的多个第二忆阻器划分为多个第二忆阻器对，每个第二忆阻器对分别对应所述权重矩阵中的一个元素，每个第二忆阻器对中的一个第二忆阻器用于接收所述多个特征值中的选择的一个特征值的脉冲信号，所述第二忆阻器对中的另一个第二忆阻器用于接收所述选择的一个特征值的对应的相反特征值的脉冲信号。
例如，在本公开至少一实施例提供的信息处理电路中，神经网络阵列包括第一神经网络阵列和第二神经网络阵列，所述解码子电路还包括激活子电路，且所述激活子电路配置为将第一神经网络阵列的输出向量映射为第二神经网络阵列的输入向量。
例如，在本公开至少一实施例提供的信息处理电路中，所述特征信息包括电流信息，所述转换器件包括跨阻放大器和计算电路单元，所述跨阻放大器配置为将所述电流信息转换为电压信息；所述计算电路单元配置为对一时间段内的电压信息进行统计而获得所述多个特征值。
例如，在本公开至少一实施例提供的信息处理电路中，所述信号获取电路还配置为对所述初始神经信号进行偏置处理，以使得所述初始神经信号的幅值在所述忆阻器的电压操作区间内。
本公开至少一实施例还提供一种信息处理方法，包括：获取不同的多个初始神经信号；以及利用多个忆阻器对所述多个初始神经信号进行处理，其中，所述利用多个忆阻器对所述多个初始神经信号进行处理包括：利用预处理阵列对所述多个初始神经信号进行特征提取以获得多个特征信息，其中，多个忆阻器包括多个第一忆阻器，所述多个第一忆阻器被阵列布置以得到预处理阵列。
例如，在本公开至少一实施例提供的信息处理方法中，所述利用多个忆阻器对所述多个初始神经信号进行处理，还包括：利用所述多个忆阻器对所述特征信息进行解码处理以确定所述多个初始神经信号对应的所述状态类别。
例如，在本公开至少一实施例提供的信息处理方法中，所述多个忆阻器还包括多个第二忆阻器，所述多个第二忆阻器阵列布置以得到神经网络阵列，所述对所述特征信息进行解码处理以确定所述多个初始神经信号对应的所述状态类别，包括：将所述多个特征信息转换为多个特征值；以及利用所述神经网络阵列根据所述多个特征值确定所述多个初始神经信号对应的所述状态类别。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1示出了一种信息处理电路的示意图；
图2A示出了一种忆阻器的示意图；
图2B示出了一种信号处理电路；
图3示出了一种忆阻器阵列的示意图；
图4示出了另一种忆阻器阵列的示意图；
图5示出了根据本公开实施例的向多个第一忆阻器施加初始神经信号和反相神经信号的示意图；
图6示出了根据本公开实施例的一种神经网络阵列的示意图；
图7示出了用忆阻器阵列滤波和分类癫痫相关神经信号的流程示意图；以及
图8示出了根据本公开实施例的一种信息处理方法。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
忆阻器(阻变存储器、相变存储器、导电桥存储器等)是一种可以通过施加外部激励，调节其电导状态的非易失型器件。根据基尔霍夫电流定律和欧姆定律，由这类器件构成的阵列可以并行的完成乘累加计算，且存储和计算都发生在该阵列的各器件中。基于这种计算架构，可以实现不需要大量数据搬移的存算一体计算。因此，可以利用忆阻器构造信息处理电路，例如，该信息处理电路可以对神经信号进行分析。
本公开的至少一实施例提供一种基于忆阻器的信息处理电路，该信息处理电路包括信号获取电路以及信号处理电路，该信号获取电路配置为获取不同的多个初始神经信号；该信号处理电路包括多个忆阻器且配置为通过多个忆阻器对多个初始神经信号进行处理。其中，所述多个忆阻器包括多个第一忆阻器，所述多个第一忆阻器被阵列布置以得到预处理阵列，所述预处理阵列配置为对所述多个初始神经信号进行特征提取以获得多个特征信息。
本公开的至少一实施例还提供一种对应于上述信息处理电路的信息处理方法。
本公开的实施例提供的信息处理电路以及信息处理方法，可以直接接收模拟信号并利用忆阻器对该模拟信号进行处理，从而可以避免使用大量模数转换器，进而可以降低所需功耗。
本公开的一些实施例提供的信息处理电路以及信息处理方法中，信息处理电路包括忆阻器阵列，该忆阻器阵列包括多个忆阻器且对该模拟信号进行处理，计算的数据可以以模拟电导值的形式存储于多个忆阻器构成的忆阻器阵列中，将计算与存储相融合，突破了存储墙瓶颈，并且，忆阻器阵列的面积小，可扩展性强。
图1示出了一种信息处理电路。如图1所示，该信息处理电路包括信号获取电路101和信号处理电路102。
该信号获取电路101配置为获取不同的多个初始神经信号。该信号处理电路102包括多个忆阻器112且配置为通过该多个忆阻器112对多个初始神经信号进行处理。其中，所述多个忆阻器包括多个第一忆阻器，所述多个第一忆阻器被阵列布置以得到预处理阵列，所述预处理阵列配置为对所述多个初始神经信号进行特征提取以获得多个特征信息。
在本公开的实施例中，信号处理电路对多个初始神经信号进行处理而得到的处理结果，例如可以发送到外部设备103，以便外部设备103对处理结果进行响应。例如外部设备103可以将处理结果进行显示，或者在处理结果显示初始神经信号异常的情况下，发出提示信息等。
在本公开的实施例中，初始神经信号可以是模拟信号。
例如，在一种对模拟信号进行信号分析的过程中，通常需要先对该模拟信号进行模数转换，以将该模拟信号转换为数字信号，然后再对该数字信号进行处理以完成对该模拟信号的分析。
本公开的实施例提供的信息处理电路可以利用多个忆阻器直接对初始神经信号进行处理，而不需要先将初始神经信号转换为数字信号后再对数字信号进行处理，从而减少了对神经信号分析的过程中模拟信号与数字信号转换的次数，减少了模数转换器的使用以及其他的硬件资源的使用，进而可以降低电路的功耗。
如图1所示，信号获取电路101例如可以接收大脑产生的初始神经信号。例如，该初始神经信号可以是连续的模拟信号，或者也可以是离散的模拟信号，本公开的实施例对此不作限定。在本公开中，“大脑”包括且不限于各种动物的大脑；“神经信号”包括但不限于脑神经信号、脊神经信号等。
例如，在本公开的一些实施例中，信号获取电路101可以采用由神经探针构成的电路，神经探针可以与大脑相接触以采集连续的初始神经信号或者是离散的初始神经信号。
在本公开的一些实施例中，信号获取电路101还可以配置为对初始神经信号进行放大和偏置处理，以使得初始神经信号的幅值在忆阻器的电压操作区间内。这里需要说明的是。例如，信号获取电路101可以包括放大电路、模数/数模转换电路等以进行偏置处理。忆阻器的电压操作区间可以是在不同幅值的电压作用下，忆阻器的电导状态不发生改变的电压范围。例如电压操作区间可以是[0,0.3]V。
例如，可以将初始神经信号放大后与基准电压相加，以将初始神经信号的电压值偏置到电压操作区间内。或者，可以首先对初始神经信号进行归一化处理而获得归一化结果，然后将归一化结果与基准电压相加，从而将初始神经信号偏置到电压操作区间。
本公开的至少一实施例提供的信息处理电路将初始神经信号偏置到忆阻器的电压操作区间内，可以至少部分地避免忆阻器的电导值发生变化而带来的计算误差。
需要说明的是，本公开的实施例中的忆阻器可以仅包括一个忆阻器元件，或者可以是包括一个晶体管和一个忆阻器元件，或者也可以是其他忆阻器结构。本公开的实施例对忆阻器的结构不做限定。
图2A示出了一种忆阻器的示意图。如图2A所示，该忆阻器采用1T1R结构，即该忆阻器包括一个晶体管M1和一个忆阻器元件R1。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管(例如MOS场效应晶体管)或其他特性相同的开关器件。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，而另一极为第二极。
本公开的实施例对采用的晶体管的类型不作限定，例如当晶体管M1采用N型晶体管时，其栅极和字线端WL连接，例如字线端WL输入高电平时晶体管M1导通；晶体管M1的第一极可以是源极并配置为和源线端SL连接，例如晶体管M1可以通过源线端SL接收复位电压；晶体管M1的第二极可以是漏极并配置为和忆阻器元件R1的第二极(例如负极)连接，忆阻器元件R1的第一极(例如正极)和位线端BL连接，例如忆阻器元件R1可以通过位线端BL接收置位电压。例如当晶体管M1采用P型晶体管时，其栅极和字线端WL连接，例如字线端WL输入低电平时晶体管M1导通；晶体管M1的第一极可以是漏极并配置为和源线端SL连接，例如晶体管M1可以通过源线端SL接收复位电压；晶体管M1的第二极可以是源极并配置为和忆阻器元件R1的第二极(例如负极)连接，忆阻器元件R1的第一极(例如正极)和位线端BL连接，例如忆阻器元件R1可以通过位线端BL接收置位电压。需要说明的是，阻变存储器结构还可以实现为其他结构，例如忆阻器元件R1的第二极与源线端SL连接的结构，本公开的实施例对此不作限制。下面各实施例均以晶体管M1采用N型晶体管为例进行说明。
字线端WL的作用是对晶体管M1的栅极施加相应电压，从而控制晶体管M1导通或关闭。在对忆阻器元件R1进行操作时，例如进行置位操作或复位操作，均需要先开启晶体管M1，即需要通过字线端WL对晶体管M1的栅极施加导通电压。在晶体管M1导通后，例如，可以通过在源线端SL和位线端BL向忆阻器元件R1施加电压，以改变忆阻器元件R1的阻态。例如，可以通过位线端BL施加置位电压，以使得该忆阻器元件R1处于低阻态；又例如，可以通过源线端SL施加复位电压，以使得该忆阻器元件R1处于高阻态。
需要说明的是，在本公开的实施例中，通过字线端WL和位线端BL同时施加电压，使得忆阻器元件R1的电阻值越来越小，即忆阻器元件R1从高阻态变为低阻态，将使得忆阻器元件R1从高阻态变为低阻态的操作称为置位操作；通过字线端WL和源线端SL同时施加电压，使得忆阻器元件R1的电阻值越来越大，即忆阻器元件R1从低阻态变为高阻态，将使得忆阻器元件R1从低阻态变为高阻态的操作称为复位操作。例如，忆阻器元件R1具有阈值电压，在输入电压幅度小于忆阻器元件R1的阈值电压时，不会改变忆阻器元件R1的电阻值(或电导值)。在这种情况下，可以通过输入小于阈值电压的电压，利用忆阻器元件R1的电阻值(或电导值)进行计算；可以通过输入大于阈值电压的电压，改变忆阻器元件R1的电阻值(或电导值)。
在本公开的实施例中，信号处理电路102中的多个忆阻器112例如可以阵列布置，从而可以通过阵列布置的多个忆阻器112对初始神经信号进行处理。在本公开的实施例中，多个忆阻器包括多个第一忆阻器，多个第一忆阻器被阵列布置以得到预处理阵列。预处理阵列例如可以是M行*N列的忆阻器阵列。例如可以利用预处理阵列对多个初始神经信号进行特征提取以获得多个特征信息。又例如，多个忆阻器112可以识别初始神经信号的状态类别，确定对应的大脑状态，或者也可以对初始神经信号与对应的连续量物理量，如手部运动的速度、机械臂运动方向角度等进行回归分析。
图2B示出了一种信号处理电路。在本公开的至少一实施例中，如图2B所示，信号处理电路201包括预处理子电路211和解码子电路221。解码子电路221可以与预处理子电路211耦接。
例如，该预处理子电路包括预处理阵列，该预处理阵列可以是多个忆阻器112中的多个第一忆阻器被阵列布置而得到的，该多个第一忆阻器是多个忆阻器112中的一部分或全部。预处理阵列配置为对多个初始神经信号进行特征提取以获得多个特征信息。
在本公开的实施例中，预处理阵列例如可以对初始神经信号进行特征提取，例如可以采用滤波或者傅里叶变换等方法提取初始神经信号的特征信息。特征信息例如可以是预处理阵列分别对多个初始神经信号进行不同的计算后输出的多个电流值。
在本公开的实施例中，预处理子电路还可以包括缓冲器或者是开关，以便从信号获取电路输出的大量初始神经信号中选择施加到预处理阵列中的多个初始神经信号。
该解码子电路配置为对多个特征信息进行解码处理以确定所述多个初始神经信号对应的状态类别。
解码处理例如可以包括将特征信息转换为脉冲信号，并且采用人工神经网络或者支持向量机等对脉冲信号进行计算。
状态类别可以是本领域技术人员根据实际情况和经验来确定的。例如，在分析大脑神经系统的状态的应用场景中，初始神经信号的状态类别可以包括正常、疾病发作间期和疾病发作期。
下面结合图3和图4来说明本公开的实施例中的示例性的预处理阵列。
图3示出了一种忆阻器阵列，该忆阻器阵列例如可以是预处理阵列。该预处理阵列包括M行*N列个第一忆阻器以及M条第一信号线(SL<1>、SL<2>……SL<M>)和N条第二信号线(BL<1>、BL<2>……BL<N>)。第一忆阻器例如可以采用如图2A中所示的忆阻器结构。其中，M为大于1的整数，N为大于等于1的整数。
如图3所示，每个第一忆阻器包括第一端301和第二端302。位于第m行中的第一忆阻器的第一端301连接到第m条第一信号线，位于第n列中的第一忆阻器的第二端302连接到第n条第二信号线。m为大于等于1并且小于等于M的整数，n为大于等于1并且小于等于N的整数。第一信号线例如为源线，第二信号线例如为位线。
在图3中，BL<1>、BL<2>……BL<N>分别表示第一列、第二列……第N列的位线，每一列的第一忆阻器和该列对应的位线连接。SL<1>、SL<2>……SL<M>分别表示第一行、第二行……第M行的源线，每一行的第一忆阻器和该行对应的源线连接；图3中WL<1>、WL<2>……WL<M>分别表示第一行、第二行……第M行的字线。
在该实施例中，例如可以是每一行的第一忆阻器的晶体管的漏极和该行对应的源线连接，每一行的第一忆阻器中的晶体管的栅极和该列对应的字线连接。
在该实施例中，N条第二信号线用于接收多个初始神经信号，同一行中的N个第一忆阻器构成一个滤波器以提取多个初始神经信号的至少一个特征信息；M条第一信号线用于输出多个特征信息。
图4示出了另一种忆阻器阵列，该忆阻器阵列例如也可以作为预处理阵列。该预处理阵列包括M行*N列个第一忆阻器以及M条第一信号线和N条第二信号线。第一忆阻器例如可以采用仅包括忆阻器元件R1的结构。M为大于1的整数，N为大于等于1的整数。
在图4中，BL<1>、BL<2>……BL<N>分别表示第一列、第二列……第N列的位线。SL<1>、SL<2>……SL<M>分别表示第一行、第二行……第M行的源线。
每个第一忆阻器包括第一端和第二端，位于第m行中的第一忆阻器的第一端401连接到第m条第一信号线，位于第n列中的第一忆阻器的第二端402连接到第n条第二信号线。第一信号线例如可以是源线，第二信号线例如可以是位线。如图4所示，每一列的第一忆阻器和该列对应的位线连接，每一行的第一忆阻器和该行对应的源线连接。m为大于等于1并且小于等于M的整数，n为大于等于1并且小于等于N的整数。
需要说明的是，图3和图4所示的预处理阵列仅是一种示例，本公开的实施例包括但不限于此，例如，还可以使得第一忆阻器的第一端连接到位线，而第二端连接到源线。
在本公开的实施例中，N条第二信号线用于接收多个初始神经信号，以使得同一行中的N个第一忆阻器构成一个滤波器以提取该多个初始神经信号的至少一个特征信息，且M条第一信号线用于输出多个特征信息。
在本公开的实施例中，滤波器例如是有限脉冲响应滤波器，例如，多个有限脉冲相应滤波器可以构成一个有限脉冲相应滤波器组。有限脉冲响应滤波器组的输入输出关系可以由下面的公式(1)表示：
在公式(1)中，m代表滤波器的序号，M代表滤波器总数，K代表滤波器阶数，x为输入信号向量，y为输出信号向量，hm(k)表示第m个滤波器的系数向量。n例如可以表示某个时刻。
本公开的实施例提供的信息处理电路可以利用忆阻器可以进行乘累加计算的特点，将同一行或者同一列的第一忆阻器构成一个滤波器以提取特征信息，从而不需要复杂的滤波器电路，直接通过忆阻器构成的阵列，例如本公开的实施例中的预处理阵列就可以实现滤波。
下面结合图4来说明使用预处理阵列对初始神经信号进行滤波的原理。
如图4所示，例如，多个初始神经信号分别施加至N个第二信号线上，位于同一列的第一忆阻器接收到同一个初始神经信号，不同列的第一忆阻器接收到不同的初始神经信号。
根据基尔霍夫定律，预处理阵列的输出电流可以根据下述公式(2)得出：
其中，j＝1,…,M，k＝1,…,N。
在上述公式(2)中，Vk表示多个第二信号线中第k个信号线上输入的电压，Ij表示多个第一信号线中第j个信号线输出的电流。Gjk表示位于第j行第k列的第一忆阻器的电导值。根据本公开的实施例，第m个滤波器对应的N个第一忆阻器的电导值Gjk构成的向量可以作为滤波器的系数向量hm(k)。
根据上文描述的忆阻器的特性，例如可以通过在源线端SL和位线端BL向忆阻器施加置位电压或者重置电压来改变忆阻器的电导值，从而可以使得每个忆阻器具有不同的电导值，也即通过改变忆阻器的电导值来改变滤波器的系数向量，从而设计出符合滤波要求的滤波器。
根据基尔霍夫定律可知，忆阻器阵列可以并行地完成乘累加计算。
在本公开的一些实施例中，滤波器的系数向量中的一个元素可以由两个第一忆阻器实现。例如，位于同一行的N个第一忆阻器被划分为多个第一忆阻器对，每个第一忆阻器对分别对应滤波器的系数向量中的一个元素。例如，每个第一忆阻器对包括两个忆阻器，例如，该两个忆阻器在忆阻器阵列中彼此直接相邻设置；又例如，每个第一忆阻器对中的一个第一忆阻器用于接收多个初始神经信号中的选择的一个初始神经信号，第一忆阻器对中的另一个第一忆阻器用于接收上述选择的一个初始神经信号对应的反相神经信号。
相应地，在该实施例中，信号获取电路101还配置为分别获取多个初始神经信号的多个反相神经信号。
在本公开的一些实施例中，利用两个第一忆阻器构成的第一忆阻器对来对应滤波器的系数向量中的一个元素可以使得该系数向量中包括负值，从而可以利用多个第一忆阻器实现更加丰富、复杂的滤波器。
图5示出了根据本公开的实施例的向多个第一忆阻器施加初始神经信号和反相神经信号的示意图。
如图5所示，信号获取电路101例如可以获取大脑产生的连续的初始神经信号。初始神经信号的表现形式例如还可以是脉冲信号。
在本公开的实施例中，例如，可以对连续的初始神经信号进行采样而获得离散的在不同时刻的初始神经信号。如图5所示，例如，可以从连续的初始神经信号中采样获得i+1时刻的初始神经信号、i时刻的初始神经信号、i-1时刻的初始神经信号以及i-2时刻的初始神经信号。
在本公开的实施例中，例如，位于同一行彼此相邻的两个第一忆阻器组成一个第一忆阻器对。
然后，信号获取电路101可以分别获取多个初始神经信号(即，i+1时刻的初始神经信号、i时刻的初始神经信号、i-1时刻的初始神经信号以及i-2时刻的初始神经信号)的多个反相神经信号。例如，i+1时刻的初始神经信号的反相神经信号可以是反相脉冲1、i时刻的初始神经信号的反相神经信号可以是反相脉冲2、i-1时刻的初始神经信号的反相神经信号可以是反相脉冲3以及i-2时刻的初始神经信号的反相神经信号可以是反相脉冲4。
如图5所示，例如，第一忆阻器501和第一忆阻器502可以组成一个第一忆阻器对，第一忆阻器501的电导值表示为G11，第一忆阻器502的电导值表示为G12。第一忆阻器501接收i+1时刻的初始神经信号，i+1时刻的初始神经信号例如用Vi+1表示，第一忆阻器502接收Vi+1的反相神经信号，即-Vi+1。第一忆阻器501和第一忆阻器502乘累加计算的结果为Vi+1G11+(-Vi+1)G12，也即Vi+1(G11-G12)。因此，第一忆阻器501和第一忆阻器502组成的第一忆阻器对可以对应滤波器的系数向量中的一个元素。在该实施例中，该元素为G11-G12。
在本公开的实施例中，预处理阵列中的每一行的第一忆阻器分别用于提取多个特征信息中不同的特征信息。采用这种方式可以通过预处理阵列的并行计算同时得到不同的特征信息，提高了计算效率，并且可以获得更多的特征信息。
例如，如图5所示，第一行的8个第一忆阻器组成的滤波器用于获取初始神经信号中的δ波(0.5Hz-4Hz)分量，第二行的8个第一忆阻器组成的滤波器用于获取初始神经信号中的θ波(4Hz-8Hz)分量，第三行的8个第一忆阻器组成的滤波器用于获取初始神经信号中的α波(8Hz-12Hz)分量，以及第四行的8个第一忆阻器组成的滤波器用于获取初始神经信号中的β波(12Hz-30Hz)分量。
需要说明的是，在上文的描述中是以滤波器为有限脉冲响应滤波器为例来说明预处理阵列对初始神经信号进行滤波的原理的，但是本公开的并不限定滤波器为有限脉冲响应滤波器。本领域技术人员可以根据实际需要使用多个忆阻器阵列设计不同的滤波器，例如，滤波器也可以是无限脉冲响应滤波器等。
在本公开的一些实施例中，多个忆阻器还包括多个第二忆阻器，该多个第二忆阻器阵列布置以得到神经网络阵列，例如，多个第二忆阻器为多个忆阻器的一部分或全部。
例如，在一些实施例中，多个忆阻器分别包括多个第一忆阻器以及多个第二忆阻器，该多个第一忆阻器阵列布置以得到预处理阵列，而该多个第二忆阻器阵列布置以得到神经网络阵列。
解码子电路包括转换器件和神经网络阵列。转换器件与预处理子电路耦接以接收多个特征信息，且配置为将多个特征信息转换为多个特征值。
例如，特征信息包括电流信息，转换器件包括跨阻放大器和计算电路单元。该跨阻放大器配置为将电流信息转换为电压信息，该计算电路单元配置为对一时间段内的电压信息进行统计而获得多个特征值。
参考上文中描述的图5的实施例，预处理阵列包括4个3阶滤波器，即第一行的8个第一忆阻器为第一滤波器，第二行的8个第一忆阻器为第二滤波器，第三行的8个第一忆阻器为第三滤波器，以及第四行的8个第一忆阻器为第四滤波器。例如，在t时刻，第一滤波器的输出可以是初始神经信号中δ波(0.5Hz-4Hz)分量在t时刻的输出电流，第二滤波器的输出可以是初始神经信号中的θ波(4Hz-8Hz)分量在t时刻的输出电流，第三滤波器的输出可以是初始神经信号中的α波(8Hz-12Hz)分量在t时刻的输出电流，以及第四滤波器的输出可以是初始神经信号中的β波(12Hz-30Hz)分量在t时刻的输出电流。
在本公开的实施例中，跨阻放大器例如与预处理子电路耦接以接收每行的输出电流，并且将每行的输出电流转换成电压信息。然后经由计算电路单元对一时间段内的电压信息进行统计而获得多个特征值。
例如，可以统计t1～t2时刻之间，δ波分量、θ波分量、α波分量和β波分量各自电压的幅值最大值、幅值最小值、平均值、绝对值的和以及平方和。在该实施例中，预处理子电路的输出可以是20个特征值。
例如，神经网络阵列与转换器件耦接以接收多个特征值，并且可以根据多个特征值确定多个初始神经信号对应的状态类别。
在本公开的至少一实施例中，单层人工神经网络的输入输出关系可以由以下公式(3)表示：
其中，XC代表初始输入向量，B为固定偏置。Xa代表对XC增加了固定偏置后得到的最终输入向量，Wa代表对WC增加了固定偏置后得到的权重矩阵，Y代表输出向量。
例如，XC＝[X1,X2,X3,…,X20]T，Xa＝[X1,X2,X3,…,X21]T，WC＝[W1,1,W1,2,W1,3…,W1,20；W2,1,W2,2,…,W2,20；W3,1,W3,2…W3,20；…]T，Wa＝[W1,1,W1,2,W1,3…,W1,21；W2,1,W2,2…,W2,21；W3,1,W3,2…W3,21；…]T，B＝[b1,b2,b3]T，Y＝[y1,y2,y3]T，其中，X21＝1。
在训练神经网络模型时，例如可以用训练集的X1-20以及X21＝1和对应的Y做训练得到权重矩阵Wa。
需要说明的是，上述以20个输入(即，X1,X2,X3,……，X20)为例来说明单层人工神经网络的训练模型，但是本公开的实施例对输入的个数不做限定。本领域技术人员可以根据实际的特征值的数量来确定训练神经网络模型所使用的输入的个数。
在实际应用中，例如可以对X1-21进行归一化和/或放大及偏置，使得输入的特征值在忆阻器的电压操作区间。例如可以将X21＝1归一化并放大及偏置到0.1V～0.3V之间。
在本公开的一些实施例中，例如，神经网络阵列中的多个第二忆阻器的电导值对应预先训练得到的神经网络的权重矩阵，神经网络阵列配置为对多个特征值进行计算以获得多个输出值，以及根据多个输出值确定多个初始神经信号对应的状态类别。例如，在上文所述的实施例中，可以用多个第二忆阻器的电导值对应神经网络的权重矩阵Wa。例如，神经网络阵列对多个特征值的δ波分量、θ波分量、α波分量和β波分量各自电压的幅值最大值、幅值最小值、平均值、绝对值的和、平方和以及X21＝0.3进行计算以获得多个输出值。接下来，可以通过比较多个输出值的大小确定初始神经信号对应的状态类别，例如，具有最大输出值的状态类别为初始神经信号对应的状态类别。
图6示出了本公开的至少一实施例提供的一种神经网络阵列的示意图。
如图6所示，该神经网络阵列包括P行*Q列个第二忆阻器以及P条第三信号线和Q条第四信号线。P为大于1的整数，Q为大于等于1的整数。
如图6所示，每个第二忆阻器包括第一端601和第二端602。位于第p行中的第二忆阻器的第一端601连接到第p条第三信号线，位于第q列中的第二忆阻器的第二端602连接到第q条第四信号线。p为大于等于1并且小于等于P的整数，q为大于等于1并且小于等于Q的整数。第三信号线例如为源线，第四信号线例如为位线。
如图6所示，例如P等于3，Q等于42。在该实施例中，42条第四信号线用于接收多个特征值。3条第三信号线用于输出每行第二忆阻器计算得到的乘累加和。
在本公开的实施例中，例如，每行的输出代表一个状态类别。例如，在分析大脑神经系统的状态的应用场景中，例如第一行的输出、第二行的输出以及第三行的输出分别代表初始神经信号为正常期信号的概率、初始神经信号为疾病发作间期信号的概率和初始神经信号为疾病发作期信号的概率。
需要说明的是，图6所示的神经网络阵列仅为一种示例，本公开的实施例包括但不限于此，例如，第二忆阻器的第一端连接到位线，而第二端连接到源线。
在本公开的一些实施例中，解码子电路中的转换器件还配置为获得多个特征值的相反特征值。在该实施例中，位于同一行的多个第二忆阻器被划分为多个第二忆阻器对，每个第二忆阻器对对应权重矩阵中的一个元素。例如，每个第二忆阻器对中的一个第二忆阻器用于接收多个特征值中的选择的一个特征值的脉冲信号，该第二忆阻器对中的另一个第二忆阻器用于接收选择的一个特征值的对应的相反特征值的脉冲信号。
例如，在图6所示的神经网络阵列中，奇数列可以分别接收一个特征值的脉冲信号，偶数列可以分别接收该特征值对应的相反特征值的脉冲信号。
在本公开的一些实施例中，利用两个第二忆阻器构成的第二忆阻器对来对应神经网络的权重矩阵中的一个元素可以使得该权重矩阵中包括负值，从而可以利用多个第二忆阻器实现更加丰富、复杂的神经网络中的权重矩阵。例如，每个第二忆阻器对中的两个第二忆阻器在阵列中彼此直接相邻设置。
在本公开的一些实施例中，神经网络阵列还可以用于实现多层神经网络中的权重矩阵，例如，神经网络阵列包括第一神经网络阵列和第二神经网络阵列。例如，解码子电路还包括激活子电路，且激活子电路配置为将第一神经网络阵列的输出向量映射为第二神经网络阵列的输入向量。在本公开的实施例中，采用多层神经网络可以提高对初始神经信号的识别准确度。
在本公开的实施例中，激活子电路例如可以由CMOS电路或者由忆阻器实现。激活子电路可以实现激活函数y＝f(x)的功能，f为非线性函数，即经过激活函数y＝f(x)将输入x转换为输出y。在第一神经网络阵列的输出向量输入到激活子电路的情况下，该激活子电路可以将第一神经网络阵列的输出向量映射为第二神经网络阵列的输入向量。
例如，本公开的至少一实施例提供的信息处理电路可以用于对癫痫病人的脑部状态进行监测。癫痫是一种常见的神经系统疾病，严重影响患者的生活质量，高效地判别与癫痫相关的神经信号状态在便携式健康监护等方面有重要应用。
图7示出了用忆阻器阵列对癫痫相关的神经信号进行滤波和分类的流程示意图。本公开的实施例不限于对癫痫相关的神经信号进行处理。
如图7所示，该流程主要包括基于忆阻器阵列的滤波器组的滤波和人工神经网络的分类两部分。
记录的多个初始神经信号可以发送到第一忆阻器阵列中，由第一忆阻器阵列对多个初始神经信号进行滤波。
第一忆阻器阵列例如可以采用图4所示的结构，例如可以包括4个滤波器。该4个滤波器分别用于对模拟神经信号滤波以得到可以反映癫痫相关脑状态的脑震荡波频段的分量。这四个分量例如可以分别是δ波(0.5Hz-4Hz)分量、θ波(4Hz-8Hz)分量、α波(8Hz-12 Hz)分量以及β波(12Hz-30Hz)分量。
然后可以对该四个分量的特征信息进行统计，将统计得到的每个分量的特征值输入到第二忆阻器阵列中。每个分量的特征值例如可以包括分量的幅值的最大值、幅值的最小值、分量平均值、绝对值的和以及平方和。
第二忆阻器阵列例如为上述实施例中的神经网络阵列，用于对特征值进行基于神经网络的计算，从而确定初始神经信号的状态类别已完成对初始神经信号的分类。
在本公开的至少一实施例中，信号处理电路中的多个忆阻器可以具备较为线性的电流-电压关系。忆阻器的线性电流-电压关系可以保证忆阻器在不同幅值电压值作用下呈现的电导状态不发生改变。例如可以信号处理电路中的多个忆阻器在0V到0.3V之间呈现线性的电流-电压关系。忆阻器的线性电流-电压关系能够保证在对忆阻器施加电压的情况下，忆阻器的电导状态不发生改变，从而可以减少计算误差，并且可以实现将模拟输入电压幅值直接施加到忆阻器上，减少模数转换器的使用。
如图7所示，癫痫病人的状态类别可以包括正常、发作间期和发作期。
本公开的至少一实施例还公开了一种信息处理方法，例如，如图8所示，该信息处理方法包括如下步骤。
步骤S801：获取不同的多个初始神经信号。
步骤S802：利用多个忆阻器对多个初始神经信号进行处理。
其中，所述利用多个忆阻器对所述多个初始神经信号进行处理包括：利用预处理阵列对所述多个初始神经信号进行特征提取以获得多个特征信息，其中，多个忆阻器包括多个第一忆阻器，所述多个第一忆阻器被阵列布置以得到预处理阵列。
例如，该信息处理方法可以应用于上文参考图1描述的信息处理电路。在步骤S801中，例如可以通过信息处理电路中的信号获取电路101来接收大脑产生的初始神经信号。例如，信号获取电路101包括神经探针，神经探针与大脑相接触以采集连续的初始神经信号或者是离散的初始神经信号。
信号获取电路101还可以对初始神经信号进行偏置处理，以使得初始神经信号的幅值在忆阻器的电压操作区间内。
在步骤S802中，例如，可以利用多个忆阻器对多个初始神经信号进行滤波、傅里叶变换，然后再对滤波和/或傅里叶变换后的信号进行基于神经网络的计算或者回归分析。
预处理阵列例如可以是上文参考图3和图4所示的忆阻器阵列。
结合图1-图7描述的实施例，对本公开的信息处理方法的各个实施例进行简述，具体可以参见前面的描述。
例如，该信息处理电路可以包括预处理子电路和解码子电路。预处理子电路包括预处理阵列。通过预处理阵列对多个初始神经信号进行特征提取以获得多个特征信息。解码子电路与预处理子电路耦接，以对多个特征信息进行解码处理以确定多个初始神经信号对应的状态类别。
在本公开的一些实施例中，例如利用多个忆阻器对初始神经信号进行处理还包括：利用所述多个忆阻器对特征信息进行解码处理以确定初始神经信号对应的状态类别。例如可以利用上文参考图6所描述的神经网络阵列识别初始神经信号的状态类别。
例如，预处理阵列可以是上文参考图3或图4描述的忆阻器阵列。如图3或图4所示，该预处理阵列可以包括M行*N列个第一忆阻器，以及包括M条第一信号线和N条第二信号线，每个第一忆阻器包括第一端和第二端。位于第m行中的第一忆阻器的第一端连接到第m条第一信号线，位于第n列中的第一忆阻器的第二端连接到第n条第二信号线。N条第二信号线用于接收多个初始神经信号，以使得同一行中的N个第一忆阻器构成一个滤波器以提取多个初始神经信号的至少一个特征信息，M条第一信号线用于输出多个特征信息。M和N为大于1的整数，m为大于等于1并且小于等于M的整数，n为大于等于1并且小于等于N的整数。
在本公开的实施例中，例如参考上文图5，信号获取电路还可以配置为获取多个初始神经信号的多个反相神经信号；位于同一行的N个第一忆阻器被划分为多个第一忆阻器对，多个第一忆阻器对分别对应滤波器的系数向量中的一个元素。在这种情形下，本公开的实施例提供的信息处理方法还包括：经由每个第一忆阻器对中的一个第一忆阻器接收多个初始神经信号中的选择的一个初始神经信号，并且经由第一忆阻器对中的另一个第一忆阻器接收选择的一个初始神经信号的对应的反相神经信号。
例如，预处理阵列中的每一行第一忆阻器分别用于提取多个特征信息中不同的特征信息。
例如，滤波器为有限脉冲响应滤波器。
又例如，在本公开的一些实施例中，多个忆阻器还包括多个第二忆阻器，多个第二忆阻器阵列布置以得到神经网络阵列。在这种情形下，对特征信息进行解码处理以确定多个初始神经信号对应的状态类别，包括：将多个特征信息转换为多个特征值，以及利用神经网络阵列根据多个特征值确定多个初始神经信号对应的状态类别。
例如，解码子电路包括转换器件和神经网络阵列。转换器件与预处理子电路耦接以接收多个特征信息，且将多个特征信息转换为多个特征值。
例如，神经网络阵列中的多个第二忆阻器的电导值对应神经网络的权重矩阵，神经网络阵列对多个特征值进行计算以获得多个输出值，以及根据多个输出值确定初始神经信号对应的状态类别。
例如，转换器件还配置为获得多个特征值的多个相反特征值，位于同一行的多个第二忆阻器被划分为多个第二忆阻器对，多个第二忆阻器对分别对应权重矩阵中的一个元素。在这种情形下，本公开的实施例提供的信息处理方法还包括：经由每个第二忆阻器对中的一个第二忆阻器接收多个特征值中的选择的一个特征值的脉冲信号，并且经由第二忆阻器对中的另一个第二忆阻器接收选择的一个特征值的对应的相反特征值的脉冲信号。
例如，神经网络阵列包括第一神经网络阵列和第二神经网络阵列，解码子电路还包括激活子电路，在这种情形下，本公开的实施例提供的信息处理方法还包括：通过激活子电路将第一神经网络阵列的输出向量映射为第二神经网络阵列的输入向量。
例如，特征信息包括电流信息，转换器件包括跨阻放大器和计算电路单元。在这种情形下，本公开的实施例提供的信息处理方法还包括：通过跨阻放大器将电流信息转换为电压信息，以及通过计算电路单元对一时间段内的电压信息进行统计而获得所述多个特征值。
对于本公开，有以下几点需要说明：
(1)本公开实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开同一实施例及不同实施例中的特征可以相互组合。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (13)

1.一种基于忆阻器的信息处理电路，包括：
信号获取电路，配置为获取不同的多个初始神经信号；以及
信号处理电路，包括多个忆阻器且配置为通过所述多个忆阻器对所述多个初始神经信号进行处理，
其中，所述多个忆阻器包括多个第一忆阻器，所述多个第一忆阻器被阵列布置以得到预处理阵列，所述预处理阵列配置为对所述多个初始神经信号进行特征提取以获得多个特征信息，
其中，所述预处理阵列包括M行*N列个所述第一忆阻器，以及包括M条第一信号线和N条第二信号线，
每个第一忆阻器包括第一端和第二端；
位于第m行中的第一忆阻器的第一端连接到第m条第一信号线，位于第n列中的第一忆阻器的第二端连接到第n条第二信号线；
所述N条第二信号线用于接收所述多个初始神经信号，以使得位于同一行的N个第一忆阻器构成一个滤波器以提取所述多个初始神经信号的至少一个特征信息，
所述M条第一信号线用于输出所述多个特征信息，其中，M和N均为大于1的整数，所述m为大于等于1并且小于等于M的整数，所述n为大于等于1并且小于等于N的整数，
所述信号获取电路还配置为分别获取所述多个初始神经信号的多个反相神经信号；
位于同一行的N个第一忆阻器划分为多个第一忆阻器对，每个第一忆阻器对分别对应所述滤波器的系数向量中的一个元素，
其中，每个第一忆阻器对中的一个第一忆阻器用于接收所述多个初始神经信号中的选择的一个初始神经信号，所述第一忆阻器对中的另一个第一忆阻器用于接收所述选择的一个初始神经信号对应的反相神经信号。
2.根据权利要求1所述的信息处理电路，其中，所述信号处理电路包括预处理子电路和解码子电路；
所述预处理子电路包括所述预处理阵列；
所述解码子电路与所述预处理子电路耦接，且配置为对所述多个特征信息进行解码处理以确定所述多个初始神经信号对应的状态类别。
3.根据权利要求1所述的信息处理电路，其中，所述预处理阵列中的每一行第一忆阻器分别用于提取所述多个特征信息中不同的特征信息。
4.根据权利要求1或3所述的信息处理电路，其中，所述滤波器为有限脉冲响应滤波器。
5.根据权利要求2所述的信息处理电路，其中，
所述多个忆阻器还包括多个第二忆阻器，所述多个第二忆阻器阵列布置以得到神经网络阵列；
所述解码子电路包括转换器件和所述神经网络阵列；
所述转换器件与所述预处理子电路耦接以接收所述多个特征信息，且配置为将所述多个特征信息转换为多个特征值，
所述神经网络阵列与所述转换器件耦接以接收所述多个特征值，且配置为根据所述多个特征值确定初始神经信号对应的所述状态类别。
6.根据权利要求5所述的信息处理电路，其中，所述神经网络阵列中的所述多个第二忆阻器的电导值对应神经网络的权重矩阵，
所述神经网络阵列配置为对所述多个特征值进行计算以获得多个输出值，以及根据所述多个输出值确定所述初始神经信号对应的所述状态类别。
7.根据权利要求6所述的信息处理电路，其中，所述转换器件还配置为获得所述多个特征值的多个相反特征值，
位于同一行的多个第二忆阻器划分为多个第二忆阻器对，所述多个第二忆阻器对分别对应所述权重矩阵中的一个元素，
每个第二忆阻器对中的一个第二忆阻器用于接收所述多个特征值中的选择的一个特征值的脉冲信号，所述第二忆阻器对中的另一个第二忆阻器用于接收所述选择的一个特征值的对应的相反特征值的脉冲信号。
8.根据权利要求5-7任一所述的信息处理电路，其中，所述神经网络阵列包括第一神经网络阵列和第二神经网络阵列，
所述解码子电路还包括激活子电路，且所述激活子电路配置为将第一神经网络阵列的输出向量映射为第二神经网络阵列的输入向量。
9.根据权利要求5-7任一所述的信息处理电路，其中，所述特征信息包括电流信息，所述转换器件包括跨阻放大器和计算电路单元，
所述跨阻放大器配置为将所述电流信息转换为电压信息；
所述计算电路单元配置为对一时间段内的电压信息进行统计而获得所述多个特征值。
10.根据权利要求1-3、5-7任一所述的信息处理电路，其中，所述信号获取电路还配置为对所述初始神经信号进行偏置处理，以使得所述初始神经信号的幅值在所述忆阻器的电压操作区间内。
11.一种信息处理方法，包括：
获取不同的多个初始神经信号；以及
利用多个忆阻器对所述多个初始神经信号进行处理，
其中，所述利用多个忆阻器对所述多个初始神经信号进行处理包括：
利用预处理阵列对所述多个初始神经信号进行特征提取以获得多个特征信息，其中，多个忆阻器包括多个第一忆阻器，所述多个第一忆阻器被阵列布置以得到预处理阵列，
其中，所述预处理阵列包括M行*N列个所述第一忆阻器，以及包括M条第一信号线和N条第二信号线，每个第一忆阻器包括第一端和第二端；位于第m行中的第一忆阻器的第一端连接到第m条第一信号线，位于第n列中的第一忆阻器的第二端连接到第n条第二信号线，所述N条第二信号线用于接收所述多个初始神经信号，所述M条第一信号线用于输出所述多个特征信息，其中，M和N均为大于1的整数，所述m为大于等于1并且小于等于M的整数，所述n为大于等于1并且小于等于N的整数，位于同一行的N个第一忆阻器构成一个滤波器，位于同一行的N个第一忆阻器划分为多个第一忆阻器对，每个第一忆阻器对分别对应所述滤波器的系数向量中的一个元素，
所述方法还包括：
分别获取所述多个初始神经信号的多个反相神经信号，其中，每个第一忆阻器对中的一个第一忆阻器用于接收所述多个初始神经信号中的选择的一个初始神经信号，所述第一忆阻器对中的另一个第一忆阻器用于接收所述选择的一个初始神经信号对应的反相神经信号，
利用预处理阵列对所述多个初始神经信号进行特征提取以获得多个特征信息，包括：
通过所述滤波器以提取所述多个初始神经信号的至少一个特征信息。
12.根据权利要求11所述的信息处理方法，其中，所述利用多个忆阻器对所述多个初始神经信号进行处理，还包括：
利用所述多个忆阻器对所述特征信息进行解码处理以确定所述多个初始神经信号对应的状态类别。
13.根据权利要求12所述的信息处理方法，其中，所述多个忆阻器还包括多个第二忆阻器，所述多个第二忆阻器阵列布置以得到神经网络阵列，
所述对所述特征信息进行解码处理以确定所述多个初始神经信号对应的所述状态类别，包括：
将所述多个特征信息转换为多个特征值；以及
利用所述神经网络阵列根据所述多个特征值确定所述多个初始神经信号对应的所述状态类别。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109800729B (zh) * 2019-01-28 2020-12-08 清华大学 信号处理装置及信号处理方法
CN112821879B (zh) * 2020-12-30 2023-07-04 广东技术师范大学 基于忆阻器的生理电信号滤波去噪电路及其控制方法
CN112799513B (zh) * 2021-01-29 2022-07-05 清华大学 信号处理方法、电子装置、信号处理装置
CN114614865B (zh) * 2022-03-08 2023-07-25 清华大学 基于忆阻器阵列的预编码装置和信号处理方法
CN115708668A (zh) * 2022-11-15 2023-02-24 广东技术师范大学 光感忆阻传感设备以及电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103810497A (zh) * 2014-01-26 2014-05-21 华中科技大学 一种基于忆阻器的图像识别系统及方法
CN109800729A (zh) * 2019-01-28 2019-05-24 清华大学 信号处理装置及信号处理方法
CN110163365A (zh) * 2019-05-29 2019-08-23 北京科易达知识产权服务有限公司 一种应用于忆阻器突触阵列的脉冲神经元电路
CN110767963A (zh) * 2019-09-09 2020-02-07 杭州电子科技大学 一种基于忆阻器的新型可重构双频带通滤波器
CN110991633A (zh) * 2019-12-04 2020-04-10 电子科技大学 一种基于忆阻网络的残差神经网络模型及其应用方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6724869B2 (ja) * 2017-06-19 2020-07-15 株式会社デンソー 多層ニューラルネットワークのニューロンの出力レベル調整方法
US20200012924A1 (en) * 2018-07-03 2020-01-09 Sandisk Technologies Llc Pipelining to improve neural network inference accuracy
GB201907685D0 (en) * 2019-02-06 2019-07-17 Cirrus Logic Int Semiconductor Ltd Multi-level memristor elements

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103810497A (zh) * 2014-01-26 2014-05-21 华中科技大学 一种基于忆阻器的图像识别系统及方法
CN109800729A (zh) * 2019-01-28 2019-05-24 清华大学 信号处理装置及信号处理方法
CN110163365A (zh) * 2019-05-29 2019-08-23 北京科易达知识产权服务有限公司 一种应用于忆阻器突触阵列的脉冲神经元电路
CN110767963A (zh) * 2019-09-09 2020-02-07 杭州电子科技大学 一种基于忆阻器的新型可重构双频带通滤波器
CN110991633A (zh) * 2019-12-04 2020-04-10 电子科技大学 一种基于忆阻网络的残差神经网络模型及其应用方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
忆阻器的建模及高精度忆阻值读写电路的设计;高耀梁;甘朝晖;尹力;;电子器件;20141220(第06期);全文 *

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