CN111900158B - 对集成电路进行esd防护的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 49
- 238000002955 isolation Methods 0.000 claims abstract description 61
- 238000012360 testing method Methods 0.000 claims abstract description 41
- 238000013461 design Methods 0.000 claims abstract description 11
- 230000006872 improvement Effects 0.000 claims abstract description 8
- 230000015556 catabolic process Effects 0.000 claims description 16
- 229910021332 silicide Inorganic materials 0.000 claims description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 16
- 230000008569 process Effects 0.000 claims description 13
- 229920000642 polymer Polymers 0.000 claims description 9
- 238000004088 simulation Methods 0.000 claims description 8
- 235000013599 spices Nutrition 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 6
- 230000007246 mechanism Effects 0.000 claims description 5
- 238000004458 analytical method Methods 0.000 claims description 3
- 238000012795 verification Methods 0.000 claims description 3
- 230000006378 damage Effects 0.000 abstract description 25
- 238000010586 diagram Methods 0.000 description 8
- 238000006073 displacement reaction Methods 0.000 description 7
- 230000000875 corresponding effect Effects 0.000 description 6
- 230000001052 transient effect Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000002441 reversible effect Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000002596 correlated effect Effects 0.000 description 4
- 238000011160 research Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001878 scanning electron micrograph Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- GOOHAUXETOMSMM-UHFFFAOYSA-N Propylene oxide Chemical compound CC1CO1 GOOHAUXETOMSMM-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000021715 photosynthesis, light harvesting Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/001—Measuring interference from external sources to, or emission from, the device under test, e.g. EMC, EMI, EMP or ESD testing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/40—Testing power supplies
Landscapes
- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供了一种对集成电路进行ESD防护的方法，所述ESD防护的方法包括选用一ESD失效模型对各个类型的电源隔离结构分别进行ESD失效试验失效电压；根据ESD失效试验结果获得ESD失效与电源系统分布电容的相关性；基于所述ESD失效与电源系统分布电容的相关性，对所述集成电路中的电源隔离结构进行结构设计；利用设计后的电源隔离结构对所述集成电路进行ESD防护。本发明通过对集成电路中电源隔离结构进行ESD失效试验获得ESD失效与电源系统分布电容的相关性，进而对电源隔离结构进行结构的改进设计，以提升电源隔离结构对于集成电路的电源隔离性能，有效避免ESD对集成电路造成的损伤，提升了静电防护性能。
Description
技术领域
本发明涉及集成电路静电防护技术领域，特别涉及一种对集成电路进行ESD防护的方法。
背景技术
静电放电(Electrostatic Discharge，ESD)对电子器件的危害，尤其对集成电路(Integrated Circuit，IC)芯片的危害，越来越引起了人们的重视。各种各样防护ESD的技术措施近几十年发展迅速，其中IC芯片的各种ESD防护网络设计与应用，是重要措施之一。
针对如何对集成电路进行有效的ESD防护一直是本领域技术人员不断研究与探索的课题。
发明内容
本发明的目的在于提供一种对集成电路进行ESD防护的方法，以提升集成电路的ESD防护性能。
为解决上述技术问题，本发明提供一种对集成电路进行ESD防护的方法，所述对集成电路进行ESD防护的方法包括：
选用至少一ESD失效模型对各个类型的电源隔离结构分别进行ESD失效试验；
根据ESD失效试验结果获得ESD失效与电源系统分布电容的相关性；
基于所述ESD失效与电源系统分布电容的相关性，对所述集成电路中的电源隔离结构进行结构设计；
利用设计后的电源隔离结构对所述集成电路进行ESD防护。
可选的，在所述的对集成电路进行ESD防护的方法中，还包括如下步骤：
对已进行过ESD失效试验的电源隔离结构进行ESD失效机理分析。
可选的，在所述的对集成电路进行ESD防护的方法中，还包括如下步骤：
对ESD失效与电源系统分布电容的相关性进行SPICE模拟试验验证。
可选的，在所述的对集成电路进行ESD防护的方法中，所述ESD失效与电源系统分布电容的相关性为正相关。
可选的，在所述的对集成电路进行ESD防护的方法中，所述对所述集成电路中的电源隔离结构进行结构设计的过程如下：
获取电源隔离结构的击穿电压；
根据所述击穿电压制备对应结构的电源隔离结构。
可选的，在所述的对集成电路进行ESD防护的方法中，当所述电源隔离结构为电源钳，所述电源钳的击穿电压为1.2V时，制备的电源钳的改进之处在于：以普通工艺形成的硅化物作为聚合物门(Poly-gate)的侧壁。
可选的，在所述的对集成电路进行ESD防护的方法中，当所述电源隔离结构为电源钳，所述电源钳的击穿电压为3.3V时，制备的电源钳的改进之处在于：以普通工艺形成的硅化物作为聚合物门的侧壁，并去除附加于硅化物下的较低电阻上的ESD离子阻抗。
可选的，在所述的对集成电路进行ESD防护的方法中，所述电源钳的种类为GG-NMOS或MOS-FET。
可选的，在所述的对集成电路进行ESD防护的方法中，所述电源隔离结构的类型包括小尺寸、中尺寸和大尺寸，其中，将5个以下I/O单元数划分为小尺寸，将6-100个I/O单元数划分为中尺寸，将100个以上I/O单元数划分为大尺寸。
可选的，在所述的对集成电路进行ESD防护的方法中，所述ESD失效模型为MM模型、HBM模型或TLP模型。
在本发明所提供的对集成电路进行ESD防护的方法中，所述ESD防护的方法包括选用一ESD失效模型对各个类型的电源隔离结构分别进行ESD失效试验失效电压；根据ESD失效试验结果获得ESD失效与电源系统分布电容的相关性；基于所述ESD失效与电源系统分布电容的相关性，对所述集成电路中的电源隔离结构进行结构设计；利用设计后的电源隔离结构对所述集成电路进行ESD防护。本发明通过对集成电路中电源隔离结构进行ESD失效试验获得ESD失效与电源系统分布电容的相关性，进而对电源隔离结构进行结构的改进设计，以提升电源隔离结构对于集成电路的电源隔离性能，有效避免ESD对集成电路造成的损伤，提升了静电防护性能。
附图说明
图1a是ESD损坏与IC电源总线分布电容相关性示意图；
图1b是对集成电路进行ESD防护的方法的流程示意图；
图2a是IC中GG-NMOS与反向二极管示意图；
图2b是IC中MOS-FET与反向二极管示意图；
图3a是NMOS晶体管的基片阱为双阱时的截面示意图；
图3b是NMOS晶体管的基片阱为深阱时的截面示意图；
图4a是本实施例中使用TLP法测试获得的一个电流-电压特性曲线；
图4b是本实施例中使用TLP法测试获得的另一个电流-电压特性曲线；
图5是本实施例中试验电源钳的示意图；
图6是电源钳静电失效时，其中一处失效点的SEM图像。
图7是负载电容为1pF时的I—V特性曲线
图8是负载电容为1pF时的电流瞬时曲线；
图9是负载电容为1pF时的电压瞬时曲线；
图10是负载电容为100pF时的I—V特性曲线；
图11是负载电容为100pF时的电流瞬时曲线；
图12是负载电容为100pF时的电压瞬时曲线；
图13是负载电容为40nF时的I—V特性曲线；
图14是负载电容为40nF时的电流瞬时曲线；
图15是负载电容为40nF时的电压瞬时曲线；
图16是GG-NMOS特性曲线；
图17是在Vg＝1V时的电流特性曲线；
图18是Cdrain-bulk的平行电容示意图；
图19是本发明一实施例中电源钳硅化物区块截面示意图；
图20是具有击穿电压1.2V晶体管的电源钳的I—V特性曲线；
图21是本发明另一实施例中电源钳硅化物区块截面示意图；
图22是NMOS一个指型反转的I—V特性曲线；
图23是本发明一实施例中具有36个指型反转的I—V特性曲线。
具体实施方式
以下结合附图和具体实施例对本发明提出的对集成电路进行ESD防护的方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
随着近年大规模集成电路(LSI)与超大规模集成电路(VLSI)的发展，需要更多的VDD来管理能耗，或者尽量减少各种干扰噪声(包括ESD)从IC数字模块向精密逻辑模块的传播，从而要求ESD防护设计者更多注意电源供给的隔离措施。
在设计与推广ESD防护网络实践中，发现ESD的破坏强度与IC中的供电总线VDD与VSS之间的分布电容密切相关。正是这种VDD与VSS之间的分布电容，允许ESD浪涌脉冲流过IC电路本身，造成ESD损坏。具体请参考图1a，其为ESD损坏与IC电源总线分布电容相关性示意图。如图1a所示，当ESD脉冲袭来时(见图1a中ESD ZAP)，分布电容会将ESD脉冲流过IC主电路。随着IC集成度的不断提高，这种分布电容会随之增多。因此，试验研究ESD损坏与分布电容的相关性，并探寻相应的防护措施，无疑是ESD防护的迫切需求。
基于如上研究发现，本发明在结合研究ESD损坏与电源隔离结构及电源系统分布电容的相关性的基础上，提出了相关ESD防护技术措施。
请参考图1b，其为本发明的对集成电路进行ESD防护的方法流程图，具体ESD防护方法包括步骤如下：
首先，执行步骤S1，选用至少一ESD失效模型对各个类型的电源隔离结构分别进行ESD失效试验失效电压；其中，所述ESD失效模型为MM模型、HBM模型或TLP模型。区别于现有技术通常对ESD防护产品进行ESD失效试验，本发明的ESD失效试验对象是电源隔离结构而非防护产品，通过电源隔离结构进行ESD失效试验、测量即可获得ESD失效机理，进而提升ESD防护措施的制定，有效避免ESD放电时，静电电流流入IC内部电路造成损伤(体现于MM模型和HBM模型)。
其中，所述电源隔离结构的类型包括小尺寸、中尺寸和大尺寸，其中，将5个以下I/O单元数划分为小尺寸，将6-100个I/O单元数划分为中尺寸，将100个以上I/O单元数划分为大尺寸。
接着，执行步骤S2，根据ESD失效试验结果获得ESD失效与电源系统分布电容的相关性；
为了较好的理解S1和S2的内容，下面以电源隔离结构为电源钳为例，先后以选用MM模型和HBM模型两种ESD失效模型，以及单独选用TLP模型进行ESD失效测试进行详细说明其具体过程。
对于电源钳：集成电路中常见的电源钳(power clamp)有两种，见图2a和图2b。一种是NMOS器件的所谓门接地NMOS(gate grounded NMOS，简写为GG-NMOS)，见图2a；另一种是MOS-FET，见图2b。对于一个普通的MOS-FET模块，由于调控时间的需要，一般需要几千个μm级的NMOS晶体管，而一般的GG-NMOS，也需要数百个μm级的NMOS晶体管。这就必须阻断分布电容或其他寄生器件(如下文提及的寄生晶体管)引起的泄露电流，因为任何用户(比如手机用户)，都不希望过多的能耗。其中，本试验所使用的NMOS有两种(如图3a和图3b所示)。NMOS晶体管的截面示意图见图3a及图3b。所使用的基片是5μm级的EPi外延材质(环氧丙烷)。发现这两种晶体管的VDD与VSS之间均形成了寄生晶体管，形成了所谓两种基片阱。一种是双阱，见图3a；一种是深阱，见图3b。注释：图3a和图3b中的LNPN即为lateral NPN器件(外侧NPN器件)。
实例1：选用MM模型和HBM模型
此次测试仪器是HANWA HED-S5256A。测试时，分别将模拟ESD的正极性电压施于VDD(相对于VSS)、负极性电压施于VSS(相对于VDD)。使用LSI(大规模集成电路)测试仪观测IC在ESD袭来时是否失效，判断依据是根据常用的所谓IDDQ(IC直接泄放静态电流)来确定。施加的最大电压是失效前ESD强度量级。
在MM模型和HBM模型两种失效模型下的试验结果，具体如表1所示：
本实施例中，ESD测试时，分别对各个类型下的双阱结构和深阱结构的电源隔离结构进行测试。对中尺寸的电源隔离结构的实际分布电容，使用LCR(低压缩比，lowcompression ratio)电容测试仪测量，其值为60—200pF。
表1内容表面：就抵抗ESD能力而言，小尺寸的电源隔离结构优于中等尺寸的电源隔离结构。这恰恰说明，电源系统分布电容值的大小，与ESD损坏并不成正比，但却是正相关，IC尺寸越大，分布电容越大，漏电流越大，越易ESD损坏。
表1 MM模型和HBM模型下电源隔离I/O数目对应ESD失效电压的测试结果
实例2：选用TLP模型
选用传输线脉冲法(transmission line pulse，TLP)测试VDD与VSS电源线之间的电流-电压曲线(I/V曲线)，本实例测试对象为双阱小尺寸的电源隔离结构和双阱中尺寸的电源隔离结构，结果见图4a和图4b。如图4a和图4b所示，TLP脉冲上升时间分别为10ns(见图4a)、200ps(见图4b)，脉冲宽度为100ns。
具体的，从脉冲上升时间为10ns的图4a可见，在小尺寸的电源隔离结构的电流为0.3A时发生了ESD损坏，而中尺寸的电源隔离结构的电流为1.6A时发生了ESD损坏。
从脉冲上升时间为200ps的图4b看到，小尺寸的电源隔离结构的电流为3.2A时发生了ESD损坏，如此快的上升时间大大减少了小尺寸的电源隔离结构发生ESD损坏时的Vt1电压，由上图的大约13V降到下图的大约7V。而中尺寸的电源隔离结构，这种快速上升脉冲并未使电流提升至损坏级别(1.6A)，正如图4b中看到的，难以发生ESD损坏(即一个非常快速上升时间脉冲并不能改善中等尺寸结构的ESD性能)。
采用TLP模型同样验证结论：就抵抗ESD能力而言，小尺寸的电源隔离结构优于中尺寸的电源隔离结构，说明：电源系统分布电容值的大小与ESD损坏并不成正比，但却是正相关。
为了验证实例1和实例2的结论(即电压隔离结构的ESD失效(ESD损坏)与电源系统分布电容具有相关性)的准确性，发明人先后通过从ESD失效机理分析和通过SPICE模拟电源钳的电容分别为1pF，100pF和40nF时所获得的特征曲线进行分析对其加以验证。
其中，通过从ESD失效机理分析加以验证过程如下：
请参考图5和图6，图5为试验电源钳的示意图；图6为电源钳静电失效时，其中一处失效的SEM图像。如图5所示，选用试验电源钳的晶体管尺寸为L＝0.34μm，W＝720μm(20×36)，“×”标记处均发生了ESD损坏(即失效点)。如图6所示，图6中失效聚合物线条(poly-lines)显示出某种趋势：相对靠近基座(pad)的失效。说明失效由ESD或EOS的热应力使pn结中的线束(filament)融化引起。正是这种芯片中的源(source)—漏(drain)之间的线束融化，导致了失效(即ESD失效由热熔引起，也就证明：ESD损坏与VDD与VSS之间的分布电容确实相关)。
其中，通过SPICE模拟(计算机电路模拟)电源钳的电容分别为1pF，100pF和40nF时所获得的特征曲线进行分析对其加以验证过程如下：
此处，使用SPICE模拟试验条件为：HBM模型＝3000V，电源钳的电容分别为1pF，100pF和40nF。针对每种电容负载，分别获得对应负载电容下的I—V特性曲线、电流瞬时曲线I(t)和电压瞬时曲线V(t)。为了模拟快速反向的特性曲线，首先研究了1pF，100pF和40nF负载的试验，接着研究了通过VDD、VSS之间分布电容放电时叠加了一个峰值电流，获得了这种情形下的特性曲线，SPICE模拟试验结果请参见图7至图15。
对于负载电容为1pF的试验结果(请参考图7至图9)：
图7中，电流-电压特性曲线I-V给出了快速反向电压Vt1大约为7V，而维持电压大约为5V。图8给出了3种情形(见图中标注)下的电流曲线。电源总线之间的电容几乎不允许电流流过。图9给出了dV/dt约为12V/ns。
对于负载电容为40nF的试验结果(请参考图13至图15)：
在40nF负载下，电流流过栅电容(power grid capacitance)，LNPN几乎未传导任何电流。还观测到了峰值电流的幅值在0.5V时流过电流约1.8A(见图13)。即便没有NMOS的快速反向，40nF电容几乎传导了所有电流。
对于负载电容为100pF的试验结果(请参考图10至图12)：
图10至图12显示出了缓和过渡阶段的情形。首先，电源总线之间的电容开始传导电流；接着，流过LNPN的电流开始占据优势。它几乎等于总电流。因此，快速反向的开启延后，Vt1变为8V。dV/dt变为5V/ns(见图12)。
况且，电容电流显示出瞬间变负，电源总线之间的电容上收集的电荷在快速反向开始时流进器件。LNPN的电流值汇入了原来的电流，然后电流开始回流，达到了正峰值。
正极性峰值电流流过LNPN时的试验结果：
为了研究图11中流过LNPN的峰值电流，对于从10pF到10nF不同寄生电容值情形下，模拟了正的ESD电应力，并研究了两种案例：一是GG-NMOS器件，一是Vg＝1V。由于SPICE模拟条件的限制，使用了一种Synopsys软件。图16给出了GG-NMOS的试验结果。图17给出了Vg＝1V的试验结果。在图16GG-NMOS案例中，可以在所有电容(10pF，100pF，1nF，10nF)观测到一个峰值电流。10nF电容中峰值电流达到了7A。在另一案例Vg＝1V中，10pF的电容上的电流减少到3.5A。可以预计电源总线之间电容上的电荷已经减少，其原因在于，在Vg＝1V条件下，Vt1相较于GG-NMOS情形，电荷已经减少，峰值电流也随之减少。
为了进一步研究中等尺寸与小尺寸结构下的ESD强度，图18给出了平行电容结构示意图。当VDD与VSS之间的电容CVDD-VSS约为100pF时，ESD电压的上升明显变慢，VDD的电压也变慢。因此，有下式计算的位移电流也减少：
Idisplacement＝Cdrain-bulk×dV/dt (1)
式中Idisplacementweil位移电流；Cdrain-bulk为漏-基体之间的电容。
为了启动LNPN电源，基极电压VBE应为0.7V。VBE计算公式为
VBE＝Rbulk(Iavalanche+Cdrain-bulk×dV/dt) (2)
式(2)中，Iavalanche为的雪崩电流，Rbulk为基体电阻。Iavalanche提供位移电流使VBE＝0.7V。试验研究过程发现，PN结处由于这种雪崩电流的能量消散，温度上升，导致了ESD损坏。此外，当这种电容变得更大(10pF-10nF)时，穿过CVDD-VSS((即源-漏之间的寄生电容))的位移电流消耗了ESD的较高能量。但是，穿过LNPN的正峰值电流也随之变大。此外，由于CVDD-VSS与LNPN之间阻抗非常低，这种正峰值电流会在一定范围中流散。可因此认为这是中等尺寸结构发生ESD的主要原因。这种现象与测试板pad电容放电引起的问题相类似。
对于小尺寸结构，上面提到的Cdrain-bulk上的位移电流会增加。因此，由这种热能引起的PN结热损坏却并不易发生，原因在于此时开启LNPN也需要能量，这就减少了PN结损坏几率。
当这种电源分离的电容增大，比如大约50nF，ESD将流过该电容。因此，电源总线之间的电压并不会高到足以损坏电子器件。
顺便提及，当这种电源钳是校正时间的MOS-FET器件时，这种电源隔离结构的尺寸并不会产生这种正峰值电流。MOS运行时是一个低电压下的电流，VDD与VSS之间电容上积累的电荷是少的。
接着，执行步骤S3，基于所述ESD失效与电源系统分布电容的相关性，对所述集成电路中的电源隔离结构进行结构设计；其中，所述对所述集成电路中的电源隔离结构进行结构设计的过程如下：
S31：获取电源隔离结构的击穿电压；
S32：根据所述击穿电压制备对应结构的电源隔离结构。
经发明人大量试验研究证明，通过改变电源隔离结构的结构实现对ESD防护性能的提升需针对击穿电压的不同做出适当的结构改造。
接着，执行步骤S4，利用设计后的电源隔离结构对所述集成电路进行ESD防护。
在试验中发现，当LNPN器件中的分布并联电容为100pF(图10-图12)情况下，LNPN发生指型快速反转，为了防止ESD此时的损害，必须确保对电源系统加强ESD防护。通常使用的防护措施之一是：采用电路解决方案，即使用所谓门耦合NMOS(Gate-coupled NMOS，GCNMOS)，来减少Vt1电压。但是，GCNMOS的门电位有可能被提高，原因在于：正常运行中的电压总线的噪声，会产生一个泄漏电流，这是不理想的，正如大规模集成电路(LSI)应用于手机时不希望能耗的额外增加。而本发明经过大量试验研究后所采用的ESD防护措施是：在电源钳硅化物区块实现的。具体请参见图19，通过以普通工艺形成的硅化物作为聚合物门(Poly-gate)的侧壁(sidewall)，该侧壁能减少相应的工艺步骤，且在硅化物区块下不会形成n+离子扩散。因此，具有发光物质(例如磷光体Phosphorus)的ESD离子阻抗(即所谓的ESD_II)，将会附加于硅化物下的较低电阻上。
具有图19结构的电源钳结构的防护原理示意图请参见图20。图20是具有1.2V击穿电压晶体管的电源钳的电流-电压曲线图。如此情形下芯电路晶体管1.2V的击穿电压，能使该电源钳的耐压达到6V。这样，较低的ESD_II(ESD离子阻抗)，使得图20所示的I—V曲线，变得更垂直，亦即ESD防护性能得以增强。
具有图19结构的电源钳结构虽具有独特优点，但并不一定对所有结构是最优化措施。图19的防护措施对具有1.2V击穿电压晶体管的电源钳有效。而对具有3.3V击穿电压晶体管的电源钳则效果欠佳。为此，本发明采用了专门设计的专用电源钳晶体管，以确保Vt2>Vt1，使得指型反转得以实现，具体请参见图图21。
具有图21结构的电源钳，硅化物下的电阻提高了，通过以普通工艺形成的硅化物作为聚合物门(Poly-gate)的侧壁，并去除附加于硅化物下的较低电阻上的ESD离子阻抗(ESD_II)加以实现。若有ESD来袭，首先是接近聚合物门(poly-gate)的N_LDD内先发生雪崩，电流流通，PN结产生的热量移向硅化物部分。因此，产生的热能被集中释放。在聚合物门(poly-gate)PN结上的能量被消耗，这时It2变大。
为使具有图21结构的电源钳结构的防护原理得以实现，需确保Vt2>Vt1，使得指型反转得以实现。图22给出了一个指型反转的I—V特性曲线。此外，当小尺寸的电源钳电源隔离情况下，电源钳的I—V特性曲线见图23。图23显示出多重指型反转(图中的指型反转达36个)，把原来的0.3A失效电流提高到4A甚至更高。
表2中的数据可以证明这种工艺革新与改进后的ESD防护性能确实有所提升，具体见表2。
表2小尺寸电源结构工艺革新与改进前后ESD防护性能比较
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种对集成电路进行ESD防护的方法，其特征在于，包括：
选用至少一ESD失效模型对各个类型的电源隔离结构分别进行ESD失效试验；
根据ESD失效试验结果获得ESD失效与电源系统分布电容的相关性；
基于所述ESD失效与电源系统分布电容的相关性，对所述集成电路中的电源隔离结构进行结构设计；
利用设计后的电源隔离结构对所述集成电路进行ESD防护。
2.如权利要求1所述的对集成电路进行ESD防护的方法，其特征在于，还包括如下步骤：
对已进行过ESD失效试验的电源隔离结构进行ESD失效机理分析。
3.如权利要求1所述的对集成电路进行ESD防护的方法，其特征在于，还包括如下步骤：
对ESD失效与电源系统分布电容的相关性进行SPICE模拟试验验证。
4.如权利要求1所述的对集成电路进行ESD防护的方法，其特征在于，所述ESD失效与电源系统分布电容的相关性为正相关。
5.如权利要求1所述的对集成电路进行ESD防护的方法，其特征在于，所述对所述集成电路中的电源隔离结构进行结构设计的过程如下：
获取电源隔离结构的击穿电压；
根据所述击穿电压制备对应结构的电源隔离结构。
6.如权利要求5所述的对集成电路进行ESD防护的方法，其特征在于，当所述电源隔离结构为电源钳，所述电源钳的击穿电压为1.2V时，制备的电源钳的改进之处在于：以普通工艺形成的硅化物作为聚合物门(Poly-gate)的侧壁。
7.如权利要求5所述的对集成电路进行ESD防护的方法，其特征在于，当所述电源隔离结构为电源钳，所述电源钳的击穿电压为3.3V时，制备的电源钳的改进之处在于：以普通工艺形成的硅化物作为聚合物门的侧壁，并去除附加于硅化物下的较低电阻上的ESD离子阻抗。
8.如权利要求6所述的对集成电路进行ESD防护的方法，其特征在于，所述电源钳的种类为GG-NMOS或MOS-FET。
9.如权利要求1～8中任一项所述的对集成电路进行ESD防护的方法，其特征在于，所述电源隔离结构的类型包括小尺寸、中尺寸和大尺寸，其中，将5个以下I/O单元数划分为小尺寸，将6-100个I/O单元数划分为中尺寸，将100个以上I/O单元数划分为大尺寸。
10.如权利要求1～8中任一项所述的对集成电路进行ESD防护的方法，其特征在于，所述ESD失效模型为MM模型、HBM模型或TLP模型。
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