CN111865442B - 一种收发组件的发射检波方法 - Google Patents
一种收发组件的发射检波方法 Download PDFInfo
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Abstract
本发明公开了一种收发组件的发射检波方法，通过在射频电路中增设FPGA逻辑控制电路和检波控制终端，利用检波控制终端向射频通道和FPGA逻辑控制电路发送用于控制射频通道与天线接入、用于控制射频通道和DAC芯片与电源接入的检波控制信号，来实现FPGA逻辑控制电路在射频通道的射频信号输出时对返回的检波标志信号进行的发射检波判决。本发明在射频通道的基础上，配备设置用于检波控制设备、用以进行射频发射的DAC模块和进行检波结果判断输出的FPGA逻辑控制电路。旨在解决现有技术中存在的信号在收发组件上发射成功的判断精度不高的技术问题。
Description
技术领域
本发明涉及通信领域，尤其涉及一种收发组件的发射检波方法。
背景技术
收发组件在进行正常的发射操作时，需要知道是否真正将信号发射出去，检波(振幅解调)就是振幅调制的逆过程，通过检波操作就可以知道信号是否通过天线发射了出去。
目前实现检波的电路均为模拟电路，检波电路主要由三部分组成，分别是：高频已调信号源、非线性器件、RC低通滤波器。这种检波器的输出会依赖于信号的振幅(没有一个确定的门限)，而收发组件正常发射时，所调取的波位信号的幅度也是不确定的，如果仅仅依靠这种检波器的输出来判别，则虚警率会较高。因此，如何提高信号在收发组件上发射成功的判断精度，是一个亟需解决的技术问题。
上述内容仅用于辅助理解本发明的技术方案，并不代表承认上述内容是现有技术。
发明内容
本发明的主要目的在于提供一种收发组件的发射检波方法，旨在解决现有技术中存在的信号在收发组件上发射成功的判断精度不高的技术问题。
为实现上述目的，本发明提出一种收发组件的发射检波方法，其特征在于，所述发射检波方法通过在射频电路中增设FPGA逻辑控制电路和检波控制终端，利用检波控制终端向射频通道和FPGA逻辑控制电路发送用于控制射频通道与天线接入、用于控制射频通道和DAC芯片与电源接入的检波控制信号，来实现FPGA逻辑控制电路在射频通道的射频信号输出时对返回的检波标志信号进行的发射检波判决，其中，检波控制信号包括用于控制射频通道的射频输出通道或输入通道与天线的接入选择信号TR、用于控制射频通道和DAC芯片与电源的接入或断开控制信号AM；具体的，包括如下实现步骤：
信号发射：令TR＝1，使射频电路切换到发射状态，再令控制信号AM＝1，使射频通道和DAC芯片接入电源，经由DAC芯片和射频通道发射信号；
信号检波：利用射频通道中的检波电路对发射信号进行检波，并将检波后的检波标志信号反馈给FPGA逻辑控制电路；
等待状态：发射信号及检波标志信号输出后，令AM＝0，TR＝0，使射频电路切换到接收状态，等待下一次检波控制信号；
检波判决：FPGA逻辑控制电路根据发射信号的I/Q的幅度值和检波标志信号运行程序状态机，输出检波判决信号。
优选的，检波判决包括如下子步骤：
A：在FPGA逻辑控制电路中设立信号传输I/Q的幅度门限值d0，其中
Imax和Qmax均由数模转换器的位宽决定；
B：在FPGA逻辑控制电路的程序状态机中设置检波计数器，在上电复位时检波计数器设定一个固定的初值c0；
C：在TR＝1且AM＝1的时间段内，计算信号传输I/Q的幅度值d1，其中
D：判断每一次信号发射时d1与d0的关系：若d1≥d0，程序状态机在下一个状态检验射频通道返回的检波标志信号，并计入检波计数器，即检测到检波标志令c0的值加1，否则c0的值减一，直到本次发射过程结束；若d1＜d0，则认为发射的I/Q数据是无效的检波的数据，程序状态机保持当前状态直到本次发射过程结束；
E：系统多次连续发射信号后，判断检波计数器的值c0与预设最小检波计数c2的关系，若c0＜c2则判决发射检波为故障，否则判决发射检波为正常。
优选的，射频通道包括射频发射通道、射频接收通道、射频状态开关电路、射频电源开关电路和第一电源；其中，所述射频发射通道的输出端和射频接收通道的输入端接收发天线，通过射频状态开关电路控制射频发射通道和射频接收通道的接入；所述射频电源开关电路控制射频通道与第一电源的连接接入。
优选的，检波电路连接射频发射通道和接收发天线，射频通道接收DAC模块的信号源并发射输出时，由检波电路向FPGA逻辑控制电路返回射频通道的检波标志信号。
优选的，DAC芯片通过DAC电源开关电路和第二电源连接，DAC电源开关电路根据DAC芯片与电源的接入或断开控制信号AM来控制DAC芯片和第二电源的连接接入。
优选的，DAC芯片与FPGA逻辑控制电路连接，根据FPGA逻辑控制电路发送的时钟信号和芯片控制信号，将经由发射信号源传输的数字信号转换为模拟信号传输给射频通道。
本发明中，通过在射频电路中增设FPGA逻辑控制电路和检波控制终端，利用检波控制终端向射频通道和FPGA逻辑控制电路发送用于控制射频通道与天线接入、用于控制射频通道和DAC芯片与电源接入的检波控制信号，来实现FPGA逻辑控制电路在射频通道的射频信号输出时对返回的检波标志信号进行的发射检波判决。本发明在射频通道的基础上，配备设置用于检波控制设备、用以进行射频发射的DAC模块和进行检波结果判断输出的FPGA逻辑控制电路。旨在解决现有技术中存在的信号在收发组件上发射成功的判断精度不高的技术问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本发明提出的一种收发组件的发射检波方法的原理步骤示意图；
图2为本发明提出的一种收发组件的发射检波方法的实施例的结构原理步骤图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当人认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
本发明提出了一种实施例，参照图1，图1为本发明提出的一种收发组件的发射检波方法的原理流程示意图。
如图1所示，在本实施例中，一种收发组件的发射检波方法，其特征在于：包括以下步骤：
S1.设收发组件的收发功能由控制信号TR和AM控制：
TR为收发切换控制信号，TR＝1时表示切换到发射状态；TR＝0时表示切换到接收状态；
AM为发射电源开关控制信号，AM＝1时打开发射电源开关，AM＝0时关闭发射电源开关；
S2.在进行信号发射之前，先令TR＝1,切换到发射状态，再令控制信号AM＝1,打开发射电源开关,开始进行信号发射；
S3.信号经射频通道发射出去时，射频通道会输出检波标志信号(如果直接使用该标志信号作为发射检波最终判决结果，则判决会不稳定甚至发生错误)；
S4.本次信号发射结束后，首先令AM＝0,再令控制信号TR＝0，进入接收状态，并且等待下一次发射过程的来临。
在本申请的实施例中，如果发射电源处于打开状态(AM＝1)并且切换到到了接收状态(TR＝0)，这种情况下，发射信号就会在发射通道中徘徊，最终会烧毁器件，所以必须避免这种情况；因此，在接收状态下(TR＝0)，必须提前一段时间(在本申请的实施例中为1us)关闭发射电源开关(AM＝0)。
接收状态下，没有信号通过数模转化器(DAC)发送到射频通道，该状态下射频通道没有输出发射检波标志信号也是正常的。因此程序必须要避免在接收状态下对发射检波的判断。
需要说明的是，首先需要根据DAC的位宽设置了一个固定的门限值d0，一方面，多次实验已证明：若以d0的值送给DAC，并经过射频通道发射出去，FPGA都能收到发射检波标志信号；另一方面，接收状态下送给DAC的I/Q值均为0，幅度值不可能超过d0，有效避免了在接收状态下对发射检波的判断。另外，要想得到稳定且正确的最终判决结果，需要对检波的次数进行累加，因此，程序使用了状态机来实现这一过程，具体地：
S5.控制器(FPGA)根据发射信号I/Q的幅度值和S3得到的检波标志信号执行程序运行状态机，并最终输出发射检波判决信号。
所述步骤S5包括以下5步，具体地：
S501.计算
(Imax和Qmax均由数模转换器的位宽决定，如数模转换器的位宽为14位，则Imax＝16384，Qmax＝16384，d0＝5793)。
S502.程序设置检波计数器，上电复位时检波计数器设定一个固定的初值c0(本例c0＝40)。
S503.在TR＝1且AM＝1的时间内，控制器(FPGA)计算出传输数据I/Q的幅度值
S504.对每一次发射，如果d1>＝d0，则认为发射的I/Q数据是有效检波的数据，程序状态机会在下一个状态检验射频通道返回的检波标志信号，并计入检波计数器：检测到检波标志则c0+1(检波计数器设定最大检波计数c1，本例c1＝250)，未检测到检波标志则c0-1(检波计数器设定最小检波计数c2,本例c2＝10)，直到本次发射过程结束；如果d1<d0,则认为发射的I/Q数据是无效的检波的数据，程序状态机会保持当前状态，直到本次发射过程结束。
S505.系统正常发射时(一般为多次连续发射)，如果检波计数器值低于c2，则判决发射检波为故障，否则判决发射检波为正常。
在另一个实施例中，如图2所示，将FPGA设置于收发组件中射频通道的输出端，FPGA程序对射频通道输出的发射检波标志信号进行处理，在该实施例中TR和AM信号由基带处理设备或者外部设备产生；TR信号用于控制收发切换开关，TR＝0时，收发切换开关切换到接收通道，连接接收通道与收发天线；TR＝1时，收发切换开关切换到发射通道，连接发射通道与收发天线；整个实施例中，通过外置电源进行供电，除发射通道和DAC外，其他部分只要启动收发组件后，均一直进行供电；而外置电源对发射通道和DAC的供电需经过发射电源开关，发射电源开关的通断由AM信号进行控制；AM＝1时打开发射电源开关，AM＝0时关闭发射电源开关；该实施例中，基带信号处理设备或外部设备产生的TR、AM信号需要同时传输给FPGA，以便于按照步骤S501～S505实现发射检波的最终判决。
在本申请的实施例中，从信道传输给DAC(14位)的I/Q数据率为80MHz，首先I/Q数据经Cordic(IP核)变换后转换成信号的幅度值，FPGA的程序状态机一方面将幅度值与固定门限(5793)进行比较；另一方面，该幅度值同时传送给DAC，DAC再将输出的模拟信号通过射频通道发射出去，由于射频通道包含了检波的模拟电路，因此当发射的信号幅度不低于5793时，射频通道会输出检波标志信号给FPGA。FPGA通过程序运行状态机对射频通道输出的检波标志信号进行累加计数，实践证明：如果射频通道有问题，在发射期间，程序状态机会不断对检波计数器减1，直至检波计数器达到下限，并(迅速)输出检波故障信息；反之，则迅速输出检波正常信息。
在本实施例中，通过在射频电路中增设FPGA逻辑控制电路和检波控制终端，利用检波控制终端向射频通道和FPGA逻辑控制电路发送用于控制射频通道与天线接入、用于控制射频通道和DAC芯片与电源接入的检波控制信号，来实现FPGA逻辑控制电路在射频通道的射频信号输出时对返回的检波标志信号进行的发射检波判决。本发明在射频通道的基础上，配备设置用于检波控制设备、用以进行射频发射的DAC模块和进行检波结果判断输出的FPGA逻辑控制电路。解决了现有技术中存在的信号在收发组件上发射成功的判断精度不高的技术问题。
以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (5)
1.一种收发组件的发射检波方法，其特征在于，所述发射检波方法通过在射频电路中增设FPGA逻辑控制电路和检波控制终端，利用检波控制终端向射频通道和FPGA逻辑控制电路发送用于控制射频通道与天线接入、用于控制射频通道和DAC芯片与电源接入的检波控制信号，来实现FPGA逻辑控制电路在射频通道的射频信号输出时对返回的检波标志信号进行的发射检波判决，其中，检波控制信号包括用于控制射频通道的射频输出通道或输入通道与天线的接入选择信号TR、用于控制射频通道和DAC芯片与电源的接入或断开控制信号AM；具体的，包括如下实现步骤：
信号发射：令TR＝1，使射频电路切换到发射状态，再令控制信号AM＝1，使射频通道和DAC芯片接入电源，经由DAC芯片和射频通道发射信号；
信号检波：利用射频通道中的检波电路对发射信号进行检波，并将检波后的检波标志信号反馈给FPGA逻辑控制电路；
等待状态：发射信号及检波标志信号输出后，令AM＝0，TR＝0，使射频电路切换到接收状态，等待下一次检波控制信号；
检波判决：FPGA逻辑控制电路根据发射信号的I/Q的幅度值和检波标志信号运行程序状态机，输出检波判决信号，所述检波判决包括如下子步骤：
A：在FPGA逻辑控制电路中设立信号传输I/Q的幅度门限值d0，其中
Imax和Qmax均由数模转换器的位宽决定；
B：在FPGA逻辑控制电路的程序状态机中设置检波计数器，在上电复位时检波计数器设定一个固定的初值c0；
C：在TR＝1且AM＝1的时间段内，计算信号传输I/Q的幅度值d1，其中
D：判断每一次信号发射时d1与d0的关系：若d1≥d0，程序状态机在下一个状态检验射频通道返回的检波标志信号，并计入检波计数器，即检测到检波标志令c0的值加1，否则c0的值减一，直到本次发射过程结束；若d1＜d0，则认为发射的I/Q数据是无效的检波的数据，程序状态机保持当前状态直到本次发射过程结束；
E：系统多次连续发射信号后，判断检波计数器的值c0与预设最小检波计数c2的关系，若c0＜c2则判决发射检波为故障，否则判决发射检波为正常。
2.如权利要求1所述的一种收发组件的发射检波方法，其特征在于，所述射频通道包括射频发射通道、射频接收通道、射频状态开关电路、射频电源开关电路和第一电源；其中，所述射频发射通道的输出端和射频接收通道的输入端接收发天线，通过射频状态开关电路控制射频发射通道和射频接收通道的接入；所述射频电源开关电路控制射频通道与第一电源的连接接入。
3.如权利要求1所述的一种收发组件的发射检波方法，其特征在于，所述检波电路连接射频发射通道和接收发天线，射频通道接收DAC模块的信号源并发射输出时，由检波电路向FPGA逻辑控制电路返回射频通道的检波标志信号。
4.如权利要求1所述的一种收发组件的发射检波方法，其特征在于，所述DAC芯片通过DAC电源开关电路和第二电源连接，DAC电源开关电路根据DAC芯片与电源的接入或断开控制信号AM来控制DAC芯片和第二电源的连接接入。
5.如权利要求1所述的一种收发组件的发射检波方法，其特征在于，所述DAC芯片与FPGA逻辑控制电路连接，根据FPGA逻辑控制电路发送的时钟信号和芯片控制信号，将经由发射信号源传输的数字信号转换为模拟信号传输给射频通道。
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