CN111863593B - 化学成分梯度分布的应力薄膜、半导体器件及其形成方法 - Google Patents
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- CN111863593B CN111863593B CN201910362262.5A CN201910362262A CN111863593B CN 111863593 B CN111863593 B CN 111863593B CN 201910362262 A CN201910362262 A CN 201910362262A CN 111863593 B CN111863593 B CN 111863593B
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- 238000000034 method Methods 0.000 title claims abstract description 94
- 239000000126 substance Substances 0.000 title claims abstract description 58
- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 238000009826 distribution Methods 0.000 title claims abstract description 11
- 239000010408 film Substances 0.000 claims abstract description 108
- 239000010409 thin film Substances 0.000 claims abstract description 75
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 230000008569 process Effects 0.000 claims abstract description 31
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 16
- 239000000203 mixture Substances 0.000 claims description 34
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 6
- 229910000077 silane Inorganic materials 0.000 claims description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 5
- 230000007423 decrease Effects 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000011065 in-situ storage Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 3
- 238000002230 thermal chemical vapour deposition Methods 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 10
- 230000008859 change Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 9
- 239000007789 gas Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000000137 annealing Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011066 ex-situ storage Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
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Abstract
本发明提供一种化学成分梯度分布的应力薄膜的形成方法、半导体器件及其形成方法,所述方法至少包含以下步骤:在半导体衬底上形成晶体管;以及在所述半导体衬底上形成应力薄膜层;其中,在形成所述应力薄膜层的过程中调节生长氛围气体中O、N和H的含量使得最终得到的所述应力薄膜层具有沿厚度方向梯度分布的化学成分。通过在形成应力薄膜层的过程中调节生长氛围气体中O、N和H的含量使得最终得到的应力薄膜层具有沿厚度方向梯度分布的化学成分,从而使得衬底与应力薄膜层的界面之间的应力变化较为平缓,应力薄膜层与衬底之间的结合力增加,避免了在应力薄膜层中形成缺陷或应力薄膜层从衬底上脱落,进一步加强了器件的可靠性。
Description
技术领域
本发明涉及采用了应力记忆技术(Stress Memorization Technology,SMT)的半导体技术领域,具体涉及一种化学成分梯度分布的应力薄膜、半导体器件及其形成方法。
背景技术
随着半导体工艺进入亚微米时代,MOS器件的驱动电流提升问题日趋得到重视,驱动电流的提升将大大改善元件的延迟时间、提高元件的响应速率。
操控应力是改善MOS器件、尤其是场效应晶体管中载流子迁移率以及增大MOS器件的跨导(或者减小串连电阻),进而提高驱动电流的有效方式。在具有应力的沟道中的载流子相对于正常的载流子而言,具有更小的有效质量及散射几率。当在MOS器件的制备过程中引入应力薄膜时,应力薄膜的可靠性就是关系到MOS器件质量的重要因素。但是当应力薄膜的应力较大时,尤其是应力薄膜的热膨胀系数相对于衬底而言差异较大时,应力薄膜非常容易从衬底上脱落。图1(a)所示为在衬底上形成的应力薄膜的照片,应力薄膜容易产生脱落部分101。图1(b)所示应力薄膜产生脱落的原理示意图,在衬底103上沉积应力薄膜102,由于应力薄膜102与衬底103的热膨胀系数相差较大,从而在脱落部分104处应力薄膜102受到拉应力的作用而产生撕裂。尤其是在厚度方向上衬底103与应力薄膜102之间剧烈的应力变化可能导致缺陷和脱落。
针对上述问题,现有技术存在一种利用原位氮等离子体处理及非原位紫外光固化来增加氮化硅拉伸应力的方法,可藉由在较高的温度下沉积而提高氮化硅层的应力,其采用一种能使基板实际加热至高于400℃的设备,则初镀的氮化硅膜可展现出增强的应力,使位于其下的MOS晶体管器件的性能得以提升。然而,采用上述技术形成的应力薄膜层仍然有形成缺陷并脱落的风险。
因此,为了解决上述技术问题,亟需一种能避免应力薄膜层中的缺陷和脱落的工艺。
发明内容
本发明实施例提供了一种化学成分梯度分布的应力薄膜、半导体器件及其形成方法,尤其是一种化学成分梯度分布的SiN应力薄膜、半导体器件及其形成方法,以解决在应力薄膜与衬底的界面之间的应力变化非常剧烈导致应力薄膜缺陷和脱落的问题。
根据第一方面,本发明实施例提供了一种化学成分梯度分布的应力薄膜的形成方法,所述方法至少包含以下步骤:
提供半导体衬底;
在所述半导体衬底上形成晶体管;以及
在所述半导体衬底上形成应力薄膜层;
其中,所述应力薄膜层包括化学成分梯度分布的应力薄膜层;在形成所述应力薄膜层的过程中调节生长氛围气体中O、N和H的含量使得最终得到的所述应力薄膜层具有沿厚度方向梯度分布的化学成分;
在形成所述应力薄膜层的过程中,所述生长氛围气体中O的含量逐渐降低、N的含量逐渐增加且H的含量逐渐降低,从而使得所述应力薄膜层沿着厚度方向向上O的含量逐渐降低而N的含量逐渐增加。
可选的是,在上述方法中,所述方法包括在所述半导体衬底上形成应力薄膜层之前还形成有缓冲层。
可选的是,在上述方法中,所述缓冲层的材料为SiO2或掺杂的SiO2。
可选的是,在上述方法中,形成所述应力薄膜层的方法为PECVD或热CVD。
可选的是,在上述方法中,在同一腔室原位形成所述晶体管和形成所述应力薄膜层,或在同一机台的不同腔室分别形成所述晶体管和形成所述应力薄膜层,或在不同机台的不同腔室分别形成所述晶体管和形成所述应力薄膜层。
可选的是,在上述方法中,在20℃-600℃的温度下形成所述应力薄膜层。
可选的是,在上述方法中,在形成所述应力薄膜层的过程中调节所述生长氛围气体中O、N和H的含量的次数为3-300次。
可选的是,在上述方法中,所述应力薄膜层包括化学成分梯度分布的多个子层,每个所述子层内的化学成分相同,而每个相邻的所述子层的化学成分相近但是不同,并且沿着厚度方向向上,所述子层的化学成分逐渐变化。
可选的是,在上述方法中,所述应力薄膜层为含有Si元素的应力薄膜层。
可选的是,在上述方法中,所述应力薄膜层为化学成分梯度分布的SiN层。
可选的是,在上述方法中,形成所述应力薄膜层的过程中的Si源为正硅酸乙酯TEOS或硅烷SiH4。
可选的是,在上述方法中,形成所述应力薄膜层的过程中的Si源为硅烷SiH4,在形成所述应力薄膜层的过程中,先通入过量的N2O,然后减少N2O的流量以通入少量的N2O,最后在将N2O的流量减少为零的同时通入NH3。
可选的是,在上述方法中,所述应力薄膜层具有SiOxNy的化学成分,沿着所述应力薄膜层厚度方向向上x逐渐变小而y开始逐渐变大,x/y比值的范围是0.01~100。
可选的是,在上述方法中,所述生长氛围气体包括N2O、NH4、N2和H2中的其中一种或多种。
本发明还提供一种化学成分沿厚度方向梯度分布的应力薄膜,所述应力薄膜采用上述任一种方法制得。
本发明还提供一种半导体器件,所述器件包括:
半导体衬底;
在所述半导体衬底上形成的晶体管;以及
在所述半导体衬底上形成的应力薄膜层;
其中,所述应力薄膜层为采用上述任一种方法制得的化学成分沿厚度方向梯度分布的应力薄膜层。
可选的是,在上述器件中,所述半导体器件包括NMOS晶体管和PMOS晶体管。
可选的是,在上述器件中,所述应力薄膜层具有SiOxNy的化学成分,沿着所述应力薄膜层厚度方向向上x逐渐变小而y开始逐渐变大,x/y比值的范围是0.01~100。
本发明的方法通过在形成应力薄膜层的过程中调节生长氛围气体中O、N和H的含量使得最终得到的应力薄膜层具有沿厚度方向梯度分布的化学成分,从而使得衬底与应力薄膜层的界面之间的应力变化较为平缓,应力薄膜层与衬底之间的结合力增加,避免了在应力薄膜层中形成缺陷或应力薄膜层从衬底上脱落,进一步加强了器件的可靠性。
附图说明
通过参考附图会更加清楚的理解本发明的特征和优点,附图是示意性的而不应理解为对本发明进行任何限制,在附图中:
图1显示为现有技术中的在衬底上形成的应力薄膜的示意图,其中,图1(a)为在衬底上形成的应力薄膜的照片,图1(b)为应力薄膜产生脱落的原理示意图。
图2显示为现有技术中在半导体衬底上形成的应力薄膜层的示意图。
图3显示为本发明中化学成分梯度分布的应力薄膜的形成方法的流程图。
图4显示为本发明中化学成分梯度分布的应力薄膜的形成方法的示意图。
图5显示为本发明中包括化学成分梯度分布的应力薄膜的半导体器件的示意图。
图6显示为本发明中包括化学成分梯度分布的应力薄膜的半导体器件的另一实施例的示意图。
图7显示为本发明中化学成分梯度分布的应力薄膜的具体结构及相应的制备工艺的示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
正如背景技术部分所述,当应力薄膜的应力较大时,尤其是应力薄膜的热膨胀系数相对于衬底而言差异较大时,应力薄膜非常容易从衬底上脱落。
若采用形成缓冲层的方法,如图2所示,在半导体衬底201上形成应力薄膜层203,在半导体衬底201和应力薄膜层203之间还形成了缓冲层202,其中缓冲层202可为氧化物层,形成的应力薄膜层仍然有形成缺陷并脱落的风险。本发明提供一种化学成分沿厚度方向梯度分布的应力薄膜的形成方法,下面以具体实施例对本发明进行阐述。
实施例一
本发明提供一种化学成分沿厚度方向梯度分布的应力薄膜的形成方法,图3为所述方法的流程图,图4为所述方法的示意图。结合图3-4所示,本发明提供的化学成分沿厚度方向梯度分布的应力薄膜的形成方法包括如下步骤:
步骤S301、沉积侧墙氮化硅层。
如图4(a)所示,在本步骤中,首先可在在半导体衬底401上沉积形成一多晶硅层(即栅极层),其中,所述半导体衬底401可分为PMOS区域和NMOS区域,所形成的多晶硅层覆盖于PMOS区域和NMOS区域之上。然后再对所述多晶硅层进行曝光、刻蚀等工艺,以分别形成位于PMOS区域和NMOS区域之上的栅极402。在所述栅极402上沉积侧墙氮化硅层403。
步骤S302、对侧墙氮化硅层进行刻蚀。
如图4(b)所示,在本步骤中,将对侧墙氮化硅层403进行垂直于半导体衬底401表面方向的定向刻蚀,以形成环绕所述栅极402的侧墙404。此时,所使用的刻蚀方法一般为干法刻蚀工艺或湿法刻蚀工艺。
步骤S303、在PMOS区域和NMOS区域上形成应力薄膜层。
如图4(c)所示,在本步骤中,将在PMOS区域和NMOS区域上(即在所形成的栅极、源极和漏极上)形成应力薄膜层405。上述所形成的应力薄膜层405用于半导体衬底401中的沟道区域中诱发相应的应力。
在一个具体的实施例中,所述应力薄膜层405为化学成分梯度分布的SiN层,即所述应力薄膜层具有SiOxNy的化学成分,沿着所述应力薄膜层厚度方向向上x逐渐变小而y开始逐渐变大,x/y比值的范围是0.01~100。在形成所述应力薄膜层405的过程中的Si源包括正硅酸乙酯TEOS或硅烷SiH4,形成所述应力薄膜层405的生长氛围气体包括N2O、NH4、N2和H2中的其中一种或多种。在上述方法中,形成所述应力薄膜层的过程中的Si源优选为硅烷SiH4,在形成所述应力薄膜层405的过程中,先通入过量的N2O,然后减少N2O的流量以通入少量的N2O,最后在将N2O的流量减少为零的同时通入NH3。
在形成所述应力薄膜层405的过程中调节生长氛围气体中O、N和H的含量使得最终得到的所述应力薄膜层具有沿厚度方向梯度分布的化学成分;在形成所述应力薄膜层405的过程中,生长氛围气体中O的含量逐渐降低,N的含量逐渐增加,H的的含量逐渐降低。随着沉积厚度的增加,越来越多的N元素取代了O元素与Si发生反应,从而形成越来越多的SiN晶格。在这个过程中,应力逐渐增加而形成为拉伸应力。
通过在形成应力薄膜层405的过程中调节生长氛围气体中O、N和H的含量使得最终得到的应力薄膜层405具有梯度分布的化学成分,从而使得衬底401与应力薄膜层405的界面之间的应力变化较为平缓,应力薄膜层405与衬底401之间的结合力增加,避免了在应力薄膜层405中形成缺陷或应力薄膜层405从衬底上脱落,进一步加强了器件的可靠性。
形成所述应力薄膜层的方法包括PECVD或热CVD。
可以在同一腔室原位形成晶体管和形成所述应力薄膜层405,或在同一机台的不同腔室分别形成晶体管和形成所述应力薄膜层405,或在不同机台的不同腔室分别形成晶体管和形成所述应力薄膜层405。
在20℃-600℃的温度下形成所述应力薄膜层。
在另一个具体的实施例中,如图7所示,所述应力薄膜层405为化学成分梯度分布的SiOxNy层,其沉积在半导体衬底401上表面上。所述应力薄膜层405可沿沉积方向(即垂直于半导体衬底401的方向、或所述应力薄膜层405的厚度方向)被划分为化学成分梯度分布的多个子层406,每个子层406内的化学成分相同,即在沉积每个子层406的过程中沉积的参数条件不变;而每个相邻的子层406的化学成分相近但是不同,并且沿着沉积方向向上,子层的化学成分逐渐变化,即子层的O含量逐渐减少而N含量逐渐增加。子层406的数量可为3-300,即其数量与在形成所述应力薄膜层405的过程中调节生长氛围气体中的O、N和H的含量的次数相应。
根据子层406设置的数量n(n为自然数,例如可为3-300),相应地设置在形成所述应力薄膜层405的过程中调节生长氛围气体中的O、N和H的含量的次数n-1。可以将应力薄膜层405的化学成分从SiOx至SiNy划分成化学成分均匀梯度变化(渐变)的n个化学成分;在形成第k个子层时(其中,k为整数且1≦k≦n),调节生长氛围气体中的O、N和H的含量使沉积的子层具有SiO(1-(k-1)/(n-1))*xN(k-1)/(n-1)*y的化学成分,在形成当前子层的过程中生长氛围气体中的O、N和H的含量不再改变。在形成下一子层的过程中,调节生长氛围气体中的O、N和H的含量使沉积的薄膜具有SiO(1-(k)/(n-1))*xN(k)/(n-1)*y的化学成分,即适当增加生长氛围气体中的N含量而降低其中的O和H含量。
在一个具体的实施例中,与半导体衬底401相邻的子层406具有SiOx的化学成分,即其中不含N元素;而位于最上面的子层406具有SiNy的化学成分,即其中不含O元素。特别的是,与半导体衬底401相邻的子层406具有与半导体衬底401相同的SiOx化学成分,这样可以极大地提高应力薄膜层405与半导体衬底401之间的结合力,从而避免应力薄膜层405的脱落或缺陷。在上述方法中,形成所述应力薄膜层的过程中的Si源为硅烷SiH4;在形成所述应力薄膜层405的过程中,先通入过量的N2O,然后减少N2O的流量以通入少量的N2O,最后在将N2O的流量减少为零的同时通入NH3。
步骤S304、进行后处理工艺。
为了消除上述所沉积的应力薄膜层405对PMOS区域的空穴迁移率的不利影响,在本步骤中,将在NMOS区域上形成PR层,从而遮挡位于NMOS区域上的应力薄膜层405。然后,将以该PR层为掩膜,使用光刻等刻蚀工艺对暴露的PMOS区域上的应力薄膜层405进行刻蚀,以去除PMOS区域上的应力薄膜层405。
步骤S304、进行退火工艺。
在本步骤中,将先去除NMOS区域上的PR层,然后进行尖峰退火工艺,从而使得上述由于所沉积的应力薄膜层405所引起的应力被记忆在NMOS区域中,提高NMOS区域中沟道区域的电子迁移率,改善NMOS元件的电学性能。由于在进行上述尖峰退火工艺时,PMOS区域之上的应力薄膜层405已被去除,因此上述PMOS区域的电学性能不会被改变。
实施例二
本发明还提供一种化学成分沿厚度方向梯度分布的应力薄膜及包括所述应力薄膜的半导体器件,所述应力薄膜采用实施例一的方法制得,如图5所示,所述半导体器件包括:
半导体衬底501;
在所述半导体衬底501上形成的晶体管;以及
在所述半导体衬底501上形成的应力薄膜层504;
其中,所述应力薄膜层504为采用实施例一所述的方法制得的化学成分沿厚度方向梯度分布的应力薄膜层。
在上述器件中,所述半导体器件可包括NMOS晶体管503和PMOS晶体管502。
通过在形成应力薄膜层的过程中调节O、N和H的含量使得最终得到的应力薄膜层具有梯度分布的化学成分,从而使得衬底与应力薄膜层的界面之间的应力变化较为平缓,应力薄膜层与衬底之间的结合力增加,避免了在应力薄膜层中形成缺陷或应力薄膜层从衬底上脱落,进一步加强了器件的可靠性。
实施例三
图6(b)所示为由实施例一形成的半导体器件,其具有半导体衬底601和化学成分沿厚度方向梯度分布的应力薄膜层602。在本实施例中,如图6(a)所示,在半导体衬底601与应力薄膜层602之间还可以形成有缓冲层603,即在实施例一所述步骤S303中,将在PMOS区域和NMOS区域上(即在所形成的栅极、源极和漏极上)形成缓冲层603和应力薄膜层602。其中,所述缓冲层603用于避免所形成的应力薄膜层602对所形成的栅极造成不必要的破坏,并可作为应力薄膜层602的刻蚀停止层;而上述所形成的应力薄膜层602,则用于半导体衬底601中的沟道区域中诱发相应的应力。
所述缓冲层的材料可为SiO2或掺杂的SiO2。与半导体衬底601材料相同的缓冲层603可以进一步提高应力薄膜层602与半导体衬底601之间的结合力,从而进一步避免应力薄膜层602的脱落。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明,本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型,这样的修改和变型均落入由所附权利要求所限定的范围之内。
Claims (19)
1.一种化学成分梯度分布的应力薄膜的形成方法,其特征在于,所述方法至少包含以下步骤:
提供半导体衬底;
在所述半导体衬底上形成晶体管;以及
在所述半导体衬底上形成应力薄膜层;
其中,所述应力薄膜层包括化学成分梯度分布的应力薄膜层;在形成所述应力薄膜层的过程中调节生长氛围气体中O、N和H的含量使得最终得到的所述应力薄膜层具有沿厚度方向梯度分布的化学成分;
在形成所述应力薄膜层的过程中,所述生长氛围气体中O的含量逐渐降低、N的含量逐渐增加且H的含量逐渐降低,从而使得所述应力薄膜层沿着厚度方向向上O的含量逐渐降低而N的含量逐渐增加。
2.根据权利要求1所述的方法,其特征在于,所述方法包括在所述半导体衬底上形成应力薄膜层之前还形成有缓冲层。
3.根据权利要求2所述的方法,其特征在于,所述缓冲层的材料包括SiO2或掺杂的SiO2。
4.根据权利要求1-3任一项所述的方法,其特征在于,形成所述应力薄膜层的方法包括PECVD或热CVD。
5.根据权利要求1-3任一项所述的方法,其特征在于,在同一腔室原位形成所述晶体管和形成所述应力薄膜层,或在同一机台的不同腔室分别形成所述晶体管和形成所述应力薄膜层,或在不同机台的不同腔室分别形成所述晶体管和形成所述应力薄膜层。
7.根据权利要求1-3任一项所述的方法,其特征在于,在20℃-600℃的温度下形成所述应力薄膜层。
8.根据权利要求1-3任一项所述的方法,其特征在于,在形成所述应力薄膜层的过程中调节所述生长氛围气体中O、N和H的含量的次数为3-300次。
9.根据权利要求1-3任一项所述的方法,其特征在于,所述应力薄膜层包括化学成分梯度分布的多个子层,每个所述子层内的化学成分相同,而每个子层与其相邻的所述子层的化学成分相近但是不同,并且沿着厚度方向向上,所述子层的化学成分逐渐变化。
10.根据权利要求1-3任一项所述的方法,其特征在于,所述应力薄膜层为含有Si元素的应力薄膜层。
11.根据权利要求10所述的方法,其特征在于,所述应力薄膜层为化学成分梯度分布的SiN层。
12.根据权利要求11所述的方法,其特征在于,形成所述应力薄膜层的过程中的Si源包括正硅酸乙酯TEOS或硅烷SiH4。
13.根据权利要求12所述的方法,其特征在于,形成所述应力薄膜层的过程中的Si源为硅烷SiH4,在形成所述应力薄膜层的过程中,先通入过量的N2O,然后减少N2O的流量以通入少量的N2O,最后在将N2O的流量减少为零的同时通入NH3。
14.根据权利要求1-3任一项所述的方法,其特征在于,所述应力薄膜层具有SiOxNy的化学成分,沿着所述应力薄膜层厚度方向向上x逐渐变小而y开始逐渐变大,x/y比值的范围是0.01~100。
15.根据权利要求1-3任一项所述的方法,其特征在于,所述生长氛围气体包括N2O、NH4、N2和H2中的其中一种或多种。
16.一种化学成分沿厚度方向梯度分布的应力薄膜,其特征在于,所述应力薄膜采用权利要求1-15任一项所述的方法制得。
17.一种半导体器件,其特征在于,所述器件包括:
半导体衬底;
在所述半导体衬底上形成的晶体管;以及
在所述半导体衬底上形成的应力薄膜层;
其中,所述应力薄膜层为采用权利要求1-15任一项所述的方法制得的化学成分沿厚度方向梯度分布的应力薄膜层。
18.根据权利要求17所述的半导体器件,其特征在于,所述晶体管包括NMOS晶体管和PMOS晶体管。
19.根据权利要求17-18任一项所述的半导体器件,其特征在于,所述应力薄膜层具有SiOxNy的化学成分,沿着所述应力薄膜层厚度方向向上x逐渐变小而y开始逐渐变大,x/y比值的范围是0.01~100。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910362262.5A CN111863593B (zh) | 2019-04-30 | 2019-04-30 | 化学成分梯度分布的应力薄膜、半导体器件及其形成方法 |
Applications Claiming Priority (1)
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CN201910362262.5A CN111863593B (zh) | 2019-04-30 | 2019-04-30 | 化学成分梯度分布的应力薄膜、半导体器件及其形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111863593A CN111863593A (zh) | 2020-10-30 |
CN111863593B true CN111863593B (zh) | 2023-03-14 |
Family
ID=72965730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910362262.5A Active CN111863593B (zh) | 2019-04-30 | 2019-04-30 | 化学成分梯度分布的应力薄膜、半导体器件及其形成方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN111863593B (zh) |
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PB01 | Publication | ||
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GR01 | Patent grant |