CN111835366B - 基于卷积循环自动编码器的并行信号处理装置和方法 - Google Patents
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Abstract
本发明公开了一种基于卷积循环自动编码器的并行信号处理装置和方法，装置包括并行信号处理器模块、数字信号处理器模块和卷积循环自动编码器模块；采用上述装置执行信号处理方法，通过利用深度神经网络强大的学习能力，训练好的卷积循环自动编码器能够对通道失配的并行信号处理器输出的失真信号进行校正。通道失配的并行信号处理器输出的失真信号输入训练好的卷积循环自动编码器，得到高质量的重构信号。这对采用了并行信号处理技术的信息处理系统的性能提升及应用拓展具有十分重要的作用。
Description
技术领域
本发明涉及并行信号处理技术和深度学习技术，尤其涉及基于卷积循环自动编码器的并行信号处理装置和方法。
背景技术
并行信号处理技术可以降低成本、缓解硬件压力以及实现高速处理。诸多系统如光子相干雷达系统、合成孔径雷达(SAR)成像系统通常采用并行信号处理技术来缓解硬件压力实现超高速采样、高精度成像。然而在并行处理过程中，多个相同架构的并行通道之间通常存在硬件偏差如物理长度不一致，所以各个并行通道输出之间存在失配。当把各个通道的信号交织在一起的时，交织后的信号是失真的，称之为失真信号。因此，由于多个并行通道之间存在失配，并行信号处理技术的引入恶化了系统输出信号的质量。例如，在一个多通道SAR成像系统中，并行通道之间的硬件偏差严重影响重构图像的质量[Zhang,S.,Xing,M.Xia,X.et al.A Robust Channel-Calibration Algorithm for Multi-Channel inAzimuth HRWS SAR Imaging Based on Local Maximum-Likelihood Weighted MinimumEntropy.IEEE T.Image Process vol.22,pp.5294-5305，2013]。
从硬件层面减小并行通道之间的物理长度误差可以减轻并行通道间的失配程度，提高整个系统输出信号的质量。但是该方法通常技术上实现困难而且成本高。因此，通常从软件层面对并行处理后的失真信号进行处理，从而获得高质量的系统输出。为了解决并行信号处理导致系统输出失真这一问题，传统方法通常是通过复杂算法先评估多个并行通道之间的失配量后再对失真信号进行校正。但是当并行通道之间的失配量较大时，传统方法通常难以精确估计失配量。为解决导致SAR成像的图像精度不高问题，一种基于加权最小熵的通道校准算法被提出[Li,Z.,Wang,H.,Bao,Z.,Liao,G.Performance improvement forconstellation SAR using signal processing techniques.IEEE Trans.Aerosp.Electron.Syst.Vol.42,pp.436–452，2006]。近年来也有使用先进的方法如深度学习来补偿通道失配。例如在[Xu,S.et al.Deep-learning-powered photonic analog-to-digitalconversion.Light Sci.Appl.Vol.8,no.66，2019]中，当并行光模数转换系统多个并行通道失配时，通过训练深度残差网络，网络实现了对当前失配状态下的并行光模数转换系统输出的失真信号纠正。但是当并行光模数转换系统多个并行通道失配量改变时，网络不能纠正系统输出的失真信号。
深度学习技术近年来广受关注，它是一种仿照生物神经网络，基于数学理论搭建的一种多层人工神经网络。多层网络结构结合非线性激活函数赋予了深度神经网络超强的非线性，使其能够逼近任意复杂函数。深度神经网络能够自动提取数据中关键、高维、复杂特征，是一种端到端的简便高效的信息处理方法。因此，近年来深度学习技术被广泛应用于计算机视觉、语音识别、超精度、光学显微成像、光学系统设计和系统性能提升等领域。根据机器学习中“天下没有免费午餐”理论[Wolpert,D.H.,Macready,W.G.No free lunchtheorems for optimization.IEEE T.Evolut.Comput.Vol.1,pp,67-82,1997],所有的神经网络都有一定的输入有效域，对于有效域之外的输入，网络是没有作用效果的。不同网络的能力差异通常取决于网络的类型如卷积神经网络(CNN)、循环神经网络(RNN)、时间卷积神经网络(TCN)等选择和网络中的超参数如学习率、网络层数、每层神经元个数等设置。大多数网络通过训练都只能学到网络输入自身特征，并不能提取到数据中存在的共同特征，因而难以实现对未训练的特征、物体、场景等的泛化能力。在这种情况下，网络数据集的收集将非常繁琐笨重。然而通过搭建合适的网络架构，设置合理的网络超参数，有望使得深度神经网络学习到数据中存在的共同特征实现泛化能力。因此，深度学习是一种潜在的简单高效可行的方法解决并行信号处理技术导致系统输出失真这一问题。
发明内容
为了克服现有技术的不足，本发明的目的在于提供基于卷积循环自动编码器的并行信号处理装置和方法，其能解决上述问题。
技术原理：借助深度学习技术解决传统的并行信号处理方法带来的失真问题。利用深度神经网络强大的学习能力，端到端对失真信号进行纠正。失真信号输入训练好的卷积循环自动编码器后，获得高质量的重构信号。
实现方案：本发明的目的采用以下技术方案实现。
一种基于卷积循环自动编码器的并行信号处理装置，装置包括并行信号处理器模块、数字信号处理器模块和卷积循环自动编码器模块，所述并行信号处理器模块的多路输出端连接所述数字信号处理器的多路输入端；所述数字信号处理器的输出端连接所述卷积循环自动编码器的输入端；所述并行信号处理器模块包括多个结构相同但物理长度不同的并行处理通道，使得多个所述并行处理通道相互之间存在失配，并以此使得所述并行信号处理器模块的输出端向所述数字信号处理模块单向输出交织后失真的多路并行信号；所述数字信号处理器模块对所述并行信号处理器模块的多路并行输出信号进行交织和分段操作，获得的失真信号输入所述卷积循环自动编码器模块；所述卷积循环自动编码器模块包括卷积神经网络、循环神经网络和自动编码器；其中，卷积神经网络用于提取数据中的高维特征；具有记忆功能的循环神经网络用于处理数据中的时序关系；自动编码器利用编码解码结构提取数据中的关键特征。
优选的，一类信号输入两种不同程度失配下的所述并行信号处理器模块后多路并行输出进入所述数字信号处理器模块进行交织分段，得到两种不同程度失真的信号；将所述失真信号训练所述卷积循环自动编码器；所述卷积循环自动编码器模块学习到所述并行信号处理器模块的固有缺陷也即通道失配，将失真信号映射为无通道失配下所述并行信号处理器模块输出的无失真信号，以获得高质量的重构信号。
优选的，当所述并行信号处理器模块的各个并行通道之间存在失配时，训练后的所述卷积循环自动编码器模块对经所述数字信号处理器模块交织分段后的所述并行信号处理器模块输出的失真信号纠正，得到高质量的重构信号。
优选的，所述并行信号处理器模块为能够实现对单路信号并行处理的硬件架构。
优选的，所述数字信号处理器模块器为FPGA或DSP。
一种采用上述任一项所述并行信号处理装置实现并行信号处理的方法，方法包括训练阶段和应用阶段。
①训练阶段：信号输入所述并行信号处理器模块后转化为多路并行输出，多路并行输出进入所述数字信号处理器模块中进行交织、分段；当所述并行信号处理器模块的各个并行通道之间处于无失配以及两种不同程度失配状态时，将多组一类信号输入所述并行信号处理器模块，获得多组无失真的以及两种不同程度失真的信号；将无失真的信号均作为两种不同程度失真信号的网络参考，构建所述卷积循环自动编码器模块的训练集；利用优化算法对所述卷积循环自动编码器模块进行训练，使所述卷积循环自动编码器模块从训练集中学习所述并行信号处理模块的固有特征，实现失真和无失真的信号之间的函数映射，网络输出高质量的重构信号。
以此使所述卷积循环自动编码器模块具有纠正所述并行信号处理器模块输出的失真信号，输出高质量的重构信号的能力；
②应用阶段：任意类型信号输入所述的并行信号处理器模块，当所述的并行信号处理器模块的各个并行通道之间的物理长度不一致时，系统的多路并行输出之间存在失配；多路并行输出在所述的数字信号处理器模块中交织和分段后得到失真信号，失真信号输入训练阶段训练好的所述的卷积循环自动编码器模块，得到高质量的重构信号。
相比现有技术，本发明的有益效果在于：
1、并行信号处理器模块输出的失真信号输入训练好的卷积循环自动编码器后，网络立即纠正失真信号，输出高质量的重构信号。
2、卷积循环自动编码器是一种深度神经网络，它可以自动提取数据中的抽象、关键、高维、复杂特征。它是一种端到端、简单、快速、高效的、有泛化能力的失真校正方法。
3、用两种程度失真的一类信号对卷积循环自动编码器训练，训练后的卷积循环自动编码器能够对多种程度失真的多类信号进行校正。
附图说明
图1为本发明基于卷积循环自动编码器的并行信号处理装置示意图；
图2为卷积循环自动编码器结构示意图；
图3为失真校正性能演示图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
参见图1和图2，一种基于卷积循环自动编码器的并行信号处理装置，装置包括并行信号处理器模块1、数字信号处理器模块2和卷积循环自动编码器模块3。
连接关系：并行信号处理器模块1的多路输出端连接所述数字信号处理器2的多路输入端；所述数字信号处理器2的输出端连接所述卷积循环自动编码器3的输入端。
并行信号处理器模块
并行信号处理器模块1包括多个结构相同的并行处理通道，多个并行处理通道的物理长度通常难以保持一致，导致通道之间存在失配；所述并行信号处理器模块1的输出端向所述数字信号处理模块2单向并行输出交织后失真的多路信号。
所述并行信号处理器模块1为能够实现对单路信号并行处理的硬件架构。
数字信号处理器模块
数字信号处理器模块2对所述并行信号处理器模块1的多路并行输出信号进行交织和分段操作，获得不同程度的失真信号传输给所述卷积循环自动编码器模块3。
优选的，所述数字信号处理器模块器2为FPGA或DSP。
卷积循环自动编码器模块
参见图2，卷积循环自动编码器模块3包括卷积神经网络、循环神经网络和自动编码器；其中，卷积神经网络提取数据中的高维特征；具有记忆功能的循环神经网络用于处理数据中的时序关系；自动编码器利用编码解码结构提取数据中的关键特征。网络输入先经过卷积层编码，再经过循环神经网络层，最后经过反卷积层解码。用两种不同程度失真的一类信号训练后，卷积循环自动编码器模块3能够实现对多种程度失真的多类信号失真校正。
具体应用时，一类信号输入两种不同程度失配下的所述并行信号处理器模块1后多路并行输出进入所述数字信号处理器模块2交织分段，得到两种不同程度失真的信号；用这些失真信号训练所述卷积循环自动编码器3；所述卷积循环自动编码器模块3学习到所述并行信号处理器模块1的固有缺陷也即通道失配，能够将失真信号映射为无通道失配下的所述并行信号处理器模块1的输出的无失真信号，以获得高质量的重构信号。
当所述并行信号处理器模块1的各个并行通道之间存在失配时，训练后的所述卷积循环自动编码器模块3可以实现对经所述数字信号处理器模块2交织分段后的所述并行信号处理器模块1输出的失真信号进行纠正，输出高质量的重构信号。
根据上述装置实现并行信号处理的方法，方法包括训练阶段和实施阶段，具体如下。
训练阶段
所述的卷积循环自动编码器模块3只有通过训练，才能够实现对所述的并行信号处理器模块1输出的失真信号进行校正。为了构建所述的卷积循环自动编码器模块3的训练集。第一，将一组某类信号(类型1信号)输入所述的并行信号处理器模块1，多次调节所述的并行信号处理器模块1中各个并行通道之间的物理长度。当所述的并行信号处理器模块1的多路输出经所述的数字信号处理器模块2交织后信号几乎无失真，认为所述的并行信号处理器模块的各个通道的物理长度基本一致，也即并行通道间无失配。第二，此时，将多组(如两千组)类型1信号输入所述的并行信号处理器模块1中，借助工具如LabVIEW自动采集所述的并行信号处理器模块1的多路输出。多路输出在所述的数字信号处理器模块2中交织后，得到多组无失真的类型1信号。第三，调节所述的并行信号处理器模块1中各个并行通道之间的物理长度，使得各个通道之间物理长度存在差异，因而所述的并行信号处理器模块1输出的多路信号之间存在失配。第四，在上述情况下，将多组类型1信号输入所述的并行信号处理器模块1，得到的多路输出在所述的数字信号处理器模块2中交织后，得到多组程度1失真的类型1信号。第五，再次调节所述的并行信号处理器模块1中各个并行通道之间的物理长度，使得各个通道之间物理长度存在差异，因而所述的并行信号处理器模块1输出的多路信号之间存在失配。第六，在上述情况下，将多组类型1信号输入所述的并行信号处理器模块1，得到的多路输出在所述的数字信号处理器模块2中交织后，得到多组程度2失真的类型1信号。第七，在所述的数字信号处理器模块2中，上述获得的无失真的、程度1失真的和程度2失真的类型1信号执行分段操作，也即将信号平均分成几段，以保证所述的卷积循环自动编码器3的网络输入长度合适，因而不会导致网络因参数量过大而难以训练。第八，将无失真的类型1信号作为程度1失真的类型1信号和程度2失真的类型1信号的网络参考，形成所述的卷积循环自动编码器模块3的训练集。第九，通过梯度下降算法最小化网络输出和网络参考之间的误差，从而使得卷积循环自动编码器模块3能够将网络输入映射为网络参考，也即将失真信号映射为无失真信号。在算法不断迭代过程中，卷积循环自动编码器模块3中的网络参数不断被更新，经过多次迭代后，误差下降至非常小的值，因而可以认为卷积循环自动编码器模块3实现了失真信号和相应的无失真信号之间的映射。因此，获得能够对失真信号进行校正的卷积循环自动编码器。
实施例中并行信号处理器模块1为[Xu,S.et al.Deep-learning-poweredphotonic analog-to-digital conversion.Light Sci.Appl.Vol.8,no.66，2019]中的并行光子采样模块。所述的卷积循环自动编码器模块3的结构示意图见图2。由图所见，所述的卷积循环自动编码器包括卷积层、循环层和反卷积层。其中卷积层和反卷积层构成自动编码器结构，实现对网络输出的编码和解码。通过多次卷积操作，卷积层能够从网络输入中学习到所述的并行信号处理器模块1的通道失配特征，循环神经网络根据自身具有记忆功能的优势，发现数据中的时序关系，通过多次反卷积操作，反卷积层对卷积层编码后的信号进行解码，网络输出高质量的重构信号。所述的数字信号处理器模块2和所述的卷积循环自动编码器模块3在个人电脑中实施。
应用阶段
任意类型信号输入所述的并行信号处理器模块1，当所述的并行信号处理器模块1的各个并行通道之间的物理长度不一致时，系统的多路并行输出之间存在失配。多路并行输出在所述的数字信号处理器模块2中交织和分段后的失真信号输入训练阶段训练好的所述的卷积循环自动编码器模块3，得到高质量的重构信号。
图3为失真校正性能演示图，其中a为程度3失真的类型1信号的短时傅里叶变换图，b为程度3失真的类型1信号经卷积循环自动编码器校正后的信号的短时傅里叶变换图，c为程度4失真的类型2信号的短时傅里叶变换图，d为程度4失真的类型2信号经卷积循环自动编码器校正后的信号的短时傅里叶变换图。
通过上述性能演示图，可见通过上述装置和方法，能够对传统的通道失配的并行信号处理器输出的失真信号进行校正，从而提高并行处理系统性能。这对当代信息处理系统如光学相干雷达、通信以及数字处理系统能力及应用拓展具有十分重要的作用。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (9)
1.一种基于卷积循环自动编码器的并行信号处理装置，其特征在于：装置包括并行信号处理器模块(1)、数字信号处理器模块(2)和卷积循环自动编码器模块(3)，所述并行信号处理器模块(1)的多路输出端连接所述数字信号处理器(2)的多路输入端；所述数字信号处理器(2)的输出端连接所述卷积循环自动编码器(3)的输入端；
所述并行信号处理器模块(1)包括多个结构相同但物理长度不同的并行处理通道，使得多个所述并行处理通道相互之间存在失配，并以此使得所述并行信号处理器模块(1)的输出端向所述数字信号处理模块(2)单向输出交织后失真的多路并行信号；
所述数字信号处理器模块(2)对所述并行信号处理器模块(1)输出的多路并行信号进行交织和分段操作，并将获得的失真信号传输给所述卷积循环自动编码器模块(3)；
所述卷积循环自动编码器模块(3)包括卷积神经网络、循环神经网络和自动编码器；其中，卷积神经网络用于提取数据中的高维特征；具有记忆功能的循环神经网络用于处理数据中的时序关系；自动编码器利用编码解码结构提取数据中的关键特征。
2.根据权利要求1所述的并行信号处理装置，其特征在于：一类信号输入两种不同程度失配下的所述并行信号处理器模块(1)后多路并行输出进入所述数字信号处理器模块(2)进行交织分段，得到两种不同程度失真的信号；将所述失真信号训练所述卷积循环自动编码器(3)；所述卷积循环自动编码器模块(3)学习到所述并行信号处理器模块(1)的固有缺陷也即通道失配，并将失真信号映射为无通道失配下所述并行信号处理器模块(1)输出的无失真信号，以获得重构信号。
3.根据权利要求1或2所述的并行信号处理装置，其特征在于：当所述并行信号处理器模块(1)的各个并行通道之间存在失配时，训练后的所述卷积循环自动编码器模块(3)对经所述数字信号处理器模块(2)交织分段后的所述并行信号处理器模块(1)输出的失真信号纠正，获得重构信号。
4.根据权利要求1所述的并行信号处理装置，其特征在于：所述并行信号处理器模块(1)为能够实现对单路信号并行处理的硬件架构。
5.根据权利要求1所述的并行信号处理装置，其特征在于：所述数字信号处理器模块器(2)为FPGA或DSP。
6.采用权利要求1-5任一项所述并行信号处理装置实现并行信号处理的方法，其特征在于：方法包括如下步骤：
①训练阶段：
信号输入所述并行信号处理器模块(1)后转化为多路并行输出，多路并行输出进入所述数字信号处理器模块(2)中进行交织和分段操作；
当所述并行信号处理器模块(1)的各个并行通道之间处于无失配以及两种不同程度失配状态时，将多组某类信号输入所述并行信号处理器模块(1)，获得多组无失真的以及两种不同程度失真的信号；
将无失真的信号均作为两种不同程度失真信号的网络参考，构建所述卷积循环自动编码器模块(3)的训练集；
利用优化算法对所述卷积循环自动编码器模块(3)进行训练，使所述卷积循环自动编码器模块(3)从训练集中学习所述并行信号处理模块(1)的固有特征，实现失真和无失真的信号之间的函数映射，网络输出重构信号；
②应用阶段：
任意类型信号输入所述的并行信号处理器模块(1)，当所述的并行信号处理器模块(1)的各个并行通道之间的物理长度不一致时，系统的多路并行输出之间存在失配；多路并行输出在所述的数字信号处理器模块(2)中交织和分段后得到失真信号，失真信号输入训练阶段训练好的所述的卷积循环自动编码器模块(3)，得到重构信号。
7.根据权利要求6所述的方法，其特征在于：用两种不同程度失真的一类信号训练后，卷积循环自动编码器模块(3)能够实现对多种程度失真的多类信号失真校正。
8.根据权利要求6或7所述的方法，其特征在于：所述优化算法为梯度下降算法，以最小化网络输出和网络参考之间的误差，从而使得卷积循环自动编码器模块(3)能够将网络输入映射为网络参考，也即实现将失真信号映射为无失真信号。
9.根据权利要求6所述的方法，其特征在于：所述并行信号处理器模块(1)借助工具自动采集系统的多路输出。
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