CN111817560A - 改进的强臂比较器 - Google Patents

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Abstract

本申请涉及改进的强臂比较器。公开了一种降压转换器，其可以基于负载的功率需求在低功率模式或高功率模式下操作。在高功率模式下，增加频率响应的修改包括用于比较器的较高轮询频率、反馈电路中的较低阻抗分压器、用于比较器的较高偏置电流以及用于向降压转换器的电抗降压电路提供电流的较大开关。在低功率模式下，这些修改是相反的。降压转换器可以利用改进的强臂比较器和用于感测电抗降压电路中电感器的存在的电路。

Description

改进的强臂比较器
背景
发明领域
本发明涉及用于在电子电路中提供降压的降压转换器(buck converter)。
发明背景
在电池供电系统中，通常有必要将电池电压降低到特定电压。降低电压的一种有效方式是通过使用降压转换器。降压转换器是通过经由电感器给电容器充电而起作用的。这通常以固定频率完成。
提供一种降低功耗以便延长电池寿命的降压转换器将是本领域的一个进步。
附图说明
为了使本发明的优点将是容易理解的，通过参考在附图中所示的具体实施例，将呈现上面简要描述的本发明的更加具体的描述。应理解，这些附图只描绘了本发明的典型实施例，且因此不能被看作对其范围的限制，将通过使用附图以附加的特征和细节来描述并解释本发明，在附图中：
图1是根据本发明的实施例的实现包括降压转换器的系统的部件的示意性框图；
图2是根据本发明的实施例的与负载耦合的降压转换器的示意性框图；
图3是根据本发明的实施例的降压转换器的开关机构(switching facility)的示意性框图；
图4是根据本发明的实施例的开关机构的高压侧逻辑(high side logic)的示意性框图；
图5是根据本发明的实施例的开关机构的低压侧逻辑(low side logic)的示意性框图；
图6是根据本发明的实施例的降压转换器的反馈机构的示意性框图；
图7是根据本发明的实施例的用于降压转换器的具有可调节宽度的开关的示意性框图；
图8是根据本发明的实施例的用于感测电感器的存在的电路的示意性框图；
图9是包括图8的电感器感测电路的系统的示意性框图；
图10A是根据现有技术的强臂比较器(strong arm comparator)的示意性框图(现有技术)；
图10B是根据本发明的实施例的强臂比较器的示意性框图；
图11是根据本发明的实施例的控制反馈机构的分压电压(divided voltage)和偏置电压的过程流程图；
图12是根据本发明的实施例的用于控制比较器的频率的方法的过程流程图；
图13是根据本发明的实施例的降压转换器的示例时序图；以及
图14是根据本发明的实施例的适合于包括降压转换器的示例计算设备的示意性框图。
详细描述
降压转换器在各种条件下进行操作。具体地，负载所需的电量是高度可变的。例如，当负载通电但处于睡眠模式时，所需的电量比负载活动(active)时的电量低得多。
不管负载如何，传统的降压转换器都将以相同的频率进行操作。然而，如果降压转换器的输出仅需要提供小电流，则使用快速频率的效率并不高。下面概述的降压转换器的设计提供了更具功率效率的电路。
通常，使用大型NMOS(n型金属氧化物半导体)和PMOS(p型金属氧化物半导体)器件将电流施加到降压转换器中的电感器。如果这些器件太小，则功能将是次优的，并且当需要高输出电流时，它们的电阻会产生额外的功耗(大传导损耗)。如果这些器件太大，则与这些器件相关的栅极电容将会很大，并且还会产生额外的功耗(更大的开关损耗)。本文描述的可变尺寸的开关能够适应给定负载所需的电流量。
电感器是难以集成在集成电路中的部件。在大多数情况下，所需的电感值足够大，以至于电感器的尺寸大得令人望而却步。然而，添加外部电感器并不总是可取的。电感器增加了系统的成本和复杂性。本文还公开了一种电压转换器，其可以用作具有电感器的降压转换器，或者用作没有电感器的LDO(低压降(low drop out))转换器。
通过结合频率调整、电感器开关动态尺寸调整、比较器动态尺寸调整以及可能的电感器感测的优势，可以显著改善降压转换器的功率特性。下面将详细描述这些改进中的每一个的实现细节。
参考图1，系统100可以包括控制器102，例如通用处理器或被编程为控制或访问另一部件的功能的其他处理设备。控制器102可以控制向一个或更多个负载106供电的降压转换器104的操作。控制器102可以通过EN(使能)线路耦合到负载106的使能输入端，使得只有当信号被断定(assert)在EN线路上时，负载106才处于活动模式。否则，负载106可以保持在睡眠模式或以其他方式不活动(inactive)。负载的示例包括ADC(模数转换器)、PDM(脉冲密度调制器)或任何其他负载。
控制器102可以通过HP(高功率模式)线路耦合到降压转换器。当信号被断定在HP线路上(例如，高电压或二进制1)时，降压转换器104可以如下所讨论地在高功率模式下操作。当HP线路未被断定时，降压转换器104可以如下所讨论地在低功率模式下操作。在其他实施例中，单独的线路(例如LP(低功率)线路)可以将控制器102耦合到降压转换器104，使得当LP线路被断定时，降压转换器104在低功率模式下操作。
在一些实施例中，每当启用负载时，降压转换器104就在高功率模式下操作。因此，负载106的EN输入端和降压转换器104的HP输入端可以耦合到同一信号线路。例如，控制器102仅提供EN输出或仅提供HP输出，这两种输出都将降压转换器104置于高功率模式并启用负载106。
降压转换器104包括或驱动电抗(例如包括电容器和电感器中的一个或两个)电路，用于将来自源(例如电池(未示出))的电压降低到负载106所需的更低的电压。
参考图2，降压转换器104可以包括开关机构200和反馈机构202。开关机构200和反馈机构202中的一个或两个可以具有高功率模式和低功率模式。因此，两者都可以耦合到HP线路。开关机构200还可以将耦合到电源(例如电池)的VBat作为输入。开关机构200包括电压/节点处的输出VReg，该输出是从VBat降低的电压。
反馈机构202将参考电压VRef作为输入，并且具有耦合到VReg的输入。反馈机构包括输出VFB(反馈电压)，该输出VFB基于VRef与VReg的函数或VReg的函数与VRef的函数的比较。当由VFB指示时，开关机构200然后将为VReg节点接通电源。如下面详细讨论的，开关机构评估VFB并可能将VReg连接到VBat的频率是HP线路上的信号的函数。当信号(例如，二进制1电压)被断定在HP线路上时，与信号未被断定时相比，开关机构内的比较器的轮询频率增加。出于本公开的目的，“高电压”或“二进制1”应被理解为指足够高以导通(turn on)用于实现过程的高阈值晶体管——例如用于实现降压转换器104的CMOS技术中的NMOS晶体管——的电压。“低电压”或“二进制0”应被理解为足够低以导通用于实现过程的低阈值晶体管，例如用于实现降压转换器104的CMOS技术中的PMOS晶体管。
在一些实施例中，当信号未被断定在HP线路上时，驱动开关机构200和反馈机构202中的一个或两个中的比较器的偏置电流相对于当信号被断定时的偏置电流而减小。在一些实施例中，当信号未被断定在HP线路上时，降低VReg的分压器的阻抗也相对于当信号被断定时的分压器的阻抗而增加。
图3是开关机构200的示例实施例的示意性框图。高压侧逻辑300将VFB作为输入，并向节点/电压Vpctl输出信号。低压侧逻辑302具有耦合到Vpctl的输入，并向节点/电压Vnctl提供输出。图4中示出了高压侧逻辑的示例实现。图5中示出了低压侧逻辑的示例实现。
图3还示出了示例电抗降压电路，其包括电感器L、电容器C和二极管D，该电抗降压电路具有本领域已知的大多数降压转换器所共有的所示配置。显然，电感器L的一端耦合到节点/电压VSW，并且另一端耦合到VReg。VReg通过电容器C耦接到地，并且VSW通过二极管D耦接到地，该二极管D被定向成允许电流流向VSW。
当反馈机构202断定VFB上的信号指示VReg为低时，高压侧逻辑300断言在Vpctl上的低(例如，二进制0)电压，这导通了PMOS晶体管304，允许电流流过电感器L，从而为电抗降压电路供电。
当反馈机构202不再断定VFB上的信号指示VReg为低时，高压侧逻辑300断定在Vpctl上的高(例如，二进制1)电压，这关断(turn off)了PMOS晶体管304，并且使得低压侧逻辑302断定在Vnctl上的高(例如，二进制1)信号，这导通了NMOS晶体管306。NMOS晶体管306然后允许电流从地流向VSW。以这种方式，当PMOS晶体管304导通时，流过电感器L的电流开始呈指数增加。当PMOS晶体管304关断而NMOS晶体管306导通时，电感器L继续从地汲取(draw)电流，因为电感器L抵抗电流的变化。
低压侧逻辑302还将比较器308的输出作为输入。比较器308具有耦合到VSW的正输入310和耦合到低(例如，二进制0)电压的负输入312。因此，当VSW高于低电压时，比较器308将在其输出端处输出高(例如，二进制1)电压。低压侧逻辑302可以被配置为响应于比较器308的输出端上的高电压而将Vnctl转换到低(例如，二进制0)电压。因此，当PMOS晶体管导通并且VSW上升到高于低电压时，NMOS晶体管306将被关断。
图4是高压侧逻辑300的示例实现。具体地，当HP线路未被断定时，高压侧逻辑300相对于当HP线路被断定时的轮询频率来降低比较器400评估反馈电压VFB的频率(“轮询频率”)。
比较器400具有其耦合到VRef的正(+)输入，并且具有其耦合到VFB的负(-)输入，VFB可以是调节电压，例如调节电压的衰减版本(见图6)。比较器400的输出(Vout)耦合到计数器或Ton发生器402的“起始(start)”输入。在检测到Ton发生器402的起始输入上的上升沿时，Ton发生器402对其时钟(clk)输入上的上升沿的数量进行计数。从在Ton发生器402的起始输入上检测到上升沿，直到计数的上升沿的数量等于编程值(例如在Ton发生器402的长度输入上提供的TON值)，Ton发生器402在其输出上引起转换，在这种情况下，该输出耦合到Vpctl。
在所示实施例中，在起始输入上检测到上升沿之后，Ton发生器402的输出从高电压变为低电压，并保持在低电压，直到计数的时钟周期数等于长度输入。Ton发生器402的输出然后可以变为高电压。当然，在通过Ton发生器402传播起始和时钟信号时，Ton发生器402的上述描述受到延迟，因此，相对于上述描述内容，Ton发生器402的输出上的转换可以延迟1-2个时钟周期。
如图4所示，比较器400还具有时钟(clk)输入并且起作用使得其正输入和负输入的比较结果响应于其时钟输入上的上升时钟沿而被锁存并保持在其输出处。下面参考图10A和图10B描述了本文使用的比较器400和其他比较器的示例实现。
在所示实施例中，比较器400的时钟输入耦合到复用器404a的输出408a。复用器404a具有耦合到低频时钟(LFclk)的一个输入端(0)和耦合到高频时钟(HFclk)的第二输入端(1)。高频时钟相比于低频时钟以更高的频率(例如高100倍和1000倍之间)产生脉冲。例如，高频时钟可以高于1MHz，而低频时钟在1kHz和100kHz之间。
复用器404a的选择器耦合到HP线路。因此，当HP线路指示在高频模式下操作时，高频时钟耦合到输出408a并控制比较器400的轮询频率。否则，低频时钟耦合到输出408a，并控制比较器400的轮询频率。以这种方式，当不处于高功率模式时，比较器400的功耗降低。
在某些情况下，可能希望将提供给电抗降压电路的功率脉冲在高功率模式和低功率模式下保持在相同或接近相同的长度。因此，Ton发生器的时钟输入可以耦合到复用器404b的输出408b。复用器404b将环形振荡器406的输出作为一个输入(0)，并且将高频时钟(HFclk)作为其另一输入(1)。复用器404b的选择器同样可以耦合到HP线路。
以这种方式，在低功率模式下环形振荡器向Ton发生器402的时钟输入提供时钟信号，而在高功率模式下，高频时钟耦合到Ton发生器402的时钟输入。环形振荡器406可以具有基本上等于高频时钟的频率，例如在高频时钟的10％以内的频率。以这种方式，由环形振荡器406计时的脉冲长度将基本上等于由高频时钟计时的脉冲。在设计者希望脉冲不相等的情况下，环形振荡器406的频率可以大于或小于高频时钟的频率。环形振荡器406的使用使得在低功率模式下能够产生类似于高频时钟的频率的频率，而无需使用激活高频时钟所需的功率。因此，高频时钟(未示出)可以在HP线路未被断定时断电，而在HP线路被断定时上电(power up)。
在一些实施例中，环形振荡器406可以具有耦合到比较器400的输出的使能(enb)输入。因此，当比较器400指示Ton发生器402应当产生脉冲时，环形振荡器被接通。在一些实施例中，环形振荡器可以响应于使能输入上的上升沿而保持接通，直到在环形振荡器406的禁用(dis)输入端处检测到Ton发生器402的输出(Vpctl)上的上升沿。以这种方式，环形振荡器406在Ton发生器402已经计数出一个脉冲之后被断开。
在一些实施例中，为了进一步节省功率，环形振荡器406的使能输入只可以在HP线路未被断定时被启用，例如通过将HP线路的逆(inverse of HP line)(！HP)和比较器400的输出进行与运算(AND)并且将与运算的结果输入到环形振荡器406的使能输入。
图5示出了低压侧逻辑302的示例。在所示实施例中，低压侧逻辑302是D触发器。D输入耦合到高电压(例如，二进制1)，并且时钟输入耦合到Vpctl。D触发器的清零(Clr)输入耦合到比较器308的输出(Vin)。D触发器的正输出(Q)耦合到Vnctl。
使用该配置，Vpctl上的上升沿导致高电压(例如，二进制1)被锁存到输出Q。当比较器308的输出在清零输入端上变为高电压时，D触发器被清零，并且Q变为低电压(例如，二进制0)。因此，Vnctl变低，并且NMOS 306被关断。如上所述，当VSW大于低电压(例如，二进制0)时，比较器308的输出变高，这发生在PMOS 304导通时(见图3)。因此，当PMOS导通时，低压侧逻辑302关断NMOS 306。
图6示出了反馈机构202的示例实现。反馈机构202可以与开关机构200结合使用，或者可以用于根据任何现有方法向降压转换器的开关提供反馈。具体地，所示的反馈机构202提供两种节电功能：(1)分压器在低功率模式下的阻抗相对于分压器在高功率模式下的阻抗而增加，以及(2)在低功率模式下提供给比较器的偏置电流相对于在高功率模式下提供给比较器的电流而减少。这些方法中任一个可以单独使用，或者它们可以组合使用。
在所示实施例中，比较器600将VRef作为其正输入，并且将分压器的输出(VFB)作为其负输入。在所示实施例中，分压器包括复用器602，该复用器602选择性地将分压器604的输出(VDIVACT)或分压器606的输出(VDIVLP)作为VFB耦合到比较器600的负输入。复用器602的选择器耦合到HP线路。因此，当信号被断定在指示高功率模式下操作的HP线路上时，分压器604的输出耦合到比较器600的负输入。否则，分压器606的输出耦合到负输入。
分压器604、606将其输入耦合到VReg。分压器604、606操作以将VReg缩放到VRef的幅度。例如，可用的参考电压可以是0.5伏，而期望的降低电压是3伏。因此，分压器604、606将VReg缩小6倍，使得当VReg为3伏时，分压器的输出VFB将匹配VRef＝0.5伏。
在所示实施例中，分压器606具有比分压器604更高的阻抗，例如高100倍和1000倍之间，优选地高500倍和1500倍之间。因此，分压器606消耗更多的功率，但是向比较器600提供更大的电流，从而提供更快的响应时间。分压器604消耗较少的功率，并且向比较器600提供较小的电流，从而提供较慢的响应时间。例如，可以使用电阻器来实现分压器604，而使用二极管来实现分压器606。用于实现分压器604的电阻器的尺寸可以被设计成在驱动比较器600时获得期望的响应时间。可以使用本领域已知的用于实现这种分压器的任何方法来实现电阻分压器604和二极管分压器606。
复用器602的输出可以用作开关机构200或者用于实现本领域已知的降压转换器的任何其他方法的开关机构的反馈电压VFB(见图4)。例如，比较器600可以体现为与图4的高压侧逻辑300的其他元件结合使用的图4的比较器400。因此，比较器400可以被认为是反馈机构202的一部分，而不是开关机构200的一部分。
反馈机构还可以包括复用器610，该复用器610具有耦合到电流源612(Iact)的一个输入以及耦合到电流源614的另一输入。复用器610的输出可以耦合到比较器600的偏置电压输入。复用器610的选择器耦合到HP线路。当信号在HP线路上被断定指示高功率模式下操作时，电流源612耦合到比较器600，否则电流源614耦合到比较器600。电流源612产生比电流源614更大的电流量，例如100倍和1000倍的电流之间，优选地500倍和1500倍的电流之间。
在所示实施例中，电流源614包括并联耦合到复用器610的低功率电流源616(Ilp)和温度补偿电流源618(It)。温度补偿电流源618产生依赖于温度的电流，该电流对电流源618由于温度改变而产生的变化进行补偿。电流源616、618可以使用本领域已知的用于温度补偿电流源的任何方法来被实现。
通过在低功率模式下使用较小的电流源，降低了比较器600的功耗和响应时间。具体地，随着偏置电流变小，对比较器600内的栅极电容进行充电所需的时间增加。如上所述，比较器600可以用于实现高压侧逻辑300的比较器400，或者可以用作本领域已知的降压转换器的任何设计的开关机构的一部分。
比较器600的输出(VOut)可以用于控制开关(例如PMOS 304)。
参考图7，在一些实施例中，晶体管可以具有可变尺寸。以这种方式，在高功率模式下需要更快的响应时间的情况下，可以使用大的有效晶体管(effective transistor)。在低功率模式下较慢的响应时间是可以接受的情况下，可以使用较小的有效晶体管。以这种方式，在高功率模式下电阻低，而在低功率模式下栅极电容低。
切换流向降压转换器的电感器的电流的NMOS和PMOS器件可以是可编程的。也就是说，这些晶体管的某些分支即使在晶体管处于活动状态时也可以被关断。以这种方式，如果只有少量电流需要通过电感器，则有源NMOS和PMOS器件可以减少，并且必须充电或放电的电容减小。
关于通过电感器的电流量的信息可以在降压转换器电路中被感测，或者从被激活的应用中被推断。系统可以驱动该应用，并且基于对在该应用中消耗了多少功率的了解，系统可以使用下面描述的电路来调整电感器开关的尺寸。
例如，图3的PMOS晶体管304和NMOS晶体管306可以各自被实现为多个晶体管304、306。复用器700可以具有耦合到lp_drvstr[2:0]的一个输入端和耦合到hp_drvstr[2:0]的另一输入端。复用器700可以是多输出复用器700，使得lp_drvstr[2:0]和hp_drvstr[2:0]中的每一个都包括在被选择时耦合到复用器的多个输出端的多条线路。复用器700的选择器可以耦合到HP线路，使得当信号在HP线路上被断定指示在高功率模式下操作时，hp_drvstr[2:0]耦合到复用器的输出端(drv_strngth_trim[2:0])。否则，lp_drvstr[2:0]耦合到drv_strngth_trim[2:0]。
复用器700的输出端的线路(drv_strngth_trim[2:0])可以输入到与门(ANDgate)702、706。具体地，drv_strngth_trim[2:0]的每条线路可以通过enable_pgate线路输入到与门702，当要导通PMOS晶体管304时使用该enable_pgate线路(例如，enable_pgate可以耦合到Vpctl)。drv_strngth_trim[2:0]的每条线路可以通过enable_ngate线路输入到与门706，当要导通NMOS晶体管306时使用该enable_ngate线路(例如，enable_ngate可以耦合到Vnctl)。
与门702的输出端可以耦合到反相器704。在所示实施例中，或者(a)每个与门702的输出端耦合到多个缓冲器704，或者每个反相器704耦合到多个输出线路。具体地，drv_strngth_trim[2:0]的三条线路可以耦合到drvp<7:0>的八条线路。例如，drv_strngth_trim[0]可以通过与门702和反相器704耦合到drvp<0>，drv_strngth_trim[1]可以通过一个或更多个与门和反相器704耦合到drvp<1:2>，并且drv_strngth_trim[2]可以通过一个或更多个与门和反相器704耦合到drvp<3:7>。以这种方式，drv_strngth_trim的每一条线路变成三位二进制数中的一个位(digit)，该位选择将被断定的drvp<7:0>的线路的数目(0到7)。控制器102可以控制信号在lp_drvstr[2:0]和hp_drvstr[2:0]上的断定，以便为给定负载提供期望的电流量。例如，在高功率模式下，hp_drvstr[2:0]上的信号可以是[1,1,1]。在低功率模式下，lp_drvstr[2:0]上的信号可以是[0,0,1]。控制器102可以调节hp_drvstr[2:0]和/或lp_drvstr[2:0]的值，以适应负载的变化，而不是仅具有两个开关尺寸。
与门706和缓冲器708以和与门702以及缓冲器704相同的方式进行操作，以便当enable_ngate线路被断定时，根据drv_strngth_trim[2:0]来选择线路drvn<7:0>。注意，使用缓冲器708而不是反相器704来驱动NMOS晶体管306。
drvp<7:0>的每条线路耦合到PMOS晶体管304之一的栅极。以类似的方式，drvn<7:0>的每条线路耦合到NMOS晶体管306之一的栅极。
在所示实施例中，有八个门304和八个门306。可以使用任何数量的晶体管304、306。例如，在lp_drvstr和hp_drvstr为四线路宽的情况下，可以有16个晶体管304和16个晶体管306。
晶体管304和晶体管306的输出端可以全部耦合到电感器L的输入焊盘SW。电感器L的输出焊盘SWSEL可以耦合到节点VReg。
图8示出了用于感测电感器L的存在的电路800。电路800包括下拉电阻器802，该下拉电阻器802响应于询问线路(interrogation line)“indsense”而通过电感器L汲取电流。例如，控制器102可以在indsense上生成信号，例如高电压。电阻器802通常具有小电阻，例如在5kΩ和15kΩ之间(例如，10kΩ)。电阻器802可以通过NMOS晶体管804耦接到地，该晶体管804的栅极耦合到indsense。电阻器的另一端耦合到电感器L的SW焊盘。电感器的另一焊盘SWSEL可以通过NMOS晶体管806耦合到驱动电压VDD。NMOS晶体管806的栅极也可以耦合到indsense信号，使得当indsense处于高电压时，电流从VDD被导通通过晶体管806、电感器L、电阻器802和晶体管804。
在一些实施例中，当indsense信号被断定时，PMOS 304和NMOS 306由控制器102通过将PMOS 304和NMOS 306的栅极分别耦合到VDD和地而置于高阻抗状态。以这种方式，通过电感器的电流被限制为通过下拉电阻器802，而不是通过晶体管304、306中的任一个。下拉电阻器802的存在将导致SW焊盘处的电压大约为R*I，其中R是下拉电阻器的电阻，并且I是通过电感器L的电流，该电流也通过下拉电阻器802。
SW处的电压被输入到缓冲器808，缓冲器808的输出是“电感器_存在(inductor_present)”信号。因此，当电流通过下拉电阻器802时，一旦电压高于缓冲器的转换阈值电压(例如，约VDD/2)，缓冲器808的输出(“电感器_存在”)将变高(例如，二进制1)，否则缓冲器808的输出将是低(例如，二进制0)。当电感器_存在信号在断定indsense信号之后变为高电压时，控制器102可以确定存在电感器L，并且操作电抗降压电路作为降压转换器。当没有感测到电感器时(在断定indsense的同时电感器_存在保持在低电压)，控制器102可以操作电抗降压电路作为LDO(低压降)转换器。
图9示出了包含电感器感测电路800的示例架构。控制器102断定indsense信号，并且可以检测电感器_存在线路上的电感器感测电路800的输出。如果确定电感器是存在的，则控制器102可以启用降压转换器104，例如通过向其部件供电。当确定电感器L不存在时，一些或所有输入(VRef、VReg、VDD、地)可以被置于高阻抗状态，使得它们被隔离。降压转换器104中的其他点(例如电抗降压电路与开关机构和反馈机构之间的连接)也可以被置于高阻抗状态。例如，如图3所示的VSW和二极管D之间的连接可以由控制器置于高阻抗状态。
当未感测到电感器时，控制器102可以启用LDO电路900。因此，功率和输出(VReg)可以连接到LDO电路900，该LDO电路900使用电容器C以便提供本领域已知的LDO的功能。
参考图10A，比较器308、400、600、808中的一些或全部可以体现为所示的强臂比较器1000a。如所示，PMOS晶体管M3具有其耦合到时钟输入端(Clk)的栅极。晶体管M3将驱动电压VDD耦合到两个并联的PMOS晶体管M1和M2。晶体管M1的栅极耦合到比较器1000a的负输入端(Vminus)，并且晶体管M2的栅极耦合到比较器1000a的正输入端。
晶体管M1的另一侧耦合到PMOS晶体管M4，并且晶体管M4的另一侧通过NMOS晶体管M6耦接到地。晶体管M2的输出端耦合到PMOS晶体管M5，并且晶体管M5的另一侧通过NMOS晶体管M7耦接到地。M4的栅极和M6的栅极耦合到晶体管M5和M7之间的节点(这里标记为Vom)。类似地，M5的栅极和M7的栅极耦合到M4和M6之间的节点(这里标记为Vop)。Vop通过NMOS晶体管M8耦接到地，并且M8的栅极耦合到时钟输入端。类似地，Vom通过NMOS晶体管M9耦接到地，并且M9的栅极耦合到时钟输入。
节点Vop和Vom分别耦合到SR锁存器1002的置位(S)输入端和复位(R)输入端。SR锁存器的输出Q是比较器的输出(“比较器_输出(comparator_output)”)。
在操作中，当时钟输入处于高电压时，M3关断、M8和M9导通、并且Vom和Vop都处于低电压(例如，二进制0)。这起到SR锁存器的复位作用。
当时钟输入处于低电压时，M3导通、M8和M9关断。因此，根据M1和M2的栅极处的电压(Vminus和Vplus)，允许电流流过M1和M2。如果Vplus大于Vminus，则Vop变为高电压，并且Vom变为低电压，导致SR锁存器1002被置位(Q＝二进制1)。如果Vplus小于Vminus，则Vop变为低电压，并且Vom处于高电压，导致SR锁存器被复位(Q＝二进制0)。
当Vom或Vop中的任一个处于高电压时，由于Vom和晶体管M6的栅极之间的连接以及Vop和晶体管M7的栅极之间的连接，流过比较器1000a的电流被关断。
这种现有设计的一个缺点是，比较器的准确性取决于晶体管M1、M2、M4、M5、M6和M7的精度。
图10B示出了强臂比较器1000b的改进设计的实施例，该强臂比较器1000b除了下面概述的方面以外与比较器1000a相同。在该替代方法中，Vom通过复用器MUX1耦合到晶体管M4的栅极。具体地，MUX1的一个输入端耦接到地，并且另一个输入端耦合到Vom。在所示实施例中，MUX1的选择器耦合到标记为“锁存(LATCHED)”的线路，并且MUX1的输出端耦合到晶体管M4的栅极。
以类似的方式，Vop通过复用器MUX2耦合到晶体管M5的栅极。具体地，MUX2的一个输入端耦接到地，并且另一个输入端耦合到Vop。MUX2的选择器耦合到LATCHED，并且MUX2的输出端耦合到晶体管M5的栅极。
SR锁存器具有其通过或门(OR gate)1004耦合到LATCHED的输出Q和！Q(Q的逆)。因此，当SR锁存器的状态稳定时，Q和！Q之一将处于高电压，并且锁存线路(latched line)也将处于高电压。
当时钟输入为高时，比较器1000b以与比较器1000a相同的方式工作。
当时钟输入为低时，晶体管M3导通，并且晶体管M8和M9关断。根据M1和M2的栅极上的电压，允许电流通过M1和M2。具体地，如果Vplus大于Vminus，则Vop处于高电压，并且Vom处于低电压。如果Vplus小于Vminus，则Vop处于低电压，并且Vom处于高电压。
当Vom或Vop中的任一个处于高电压时，LATCHED将转换到高电压，并使复用器MUX1和MUX2分别选择Vom和Vop。当Vom为高时，这将关断晶体管M4，并导通晶体管M5。当Vop为高时，这将关断晶体管M5，并导通晶体管M4。在任一情况下，通过比较器1000b的电流被关断。
比较器1000b的优点在于，Vplus和Vminus之间的比较精度主要取决于晶体管M1和M2的精度，而对M4、M5、M6和M7的精度的依赖性降低了。
图11示出了用于操作反馈机构202的方法1100。方法1100可以包括在电感器L的输出端处产生1102如上所述的调节电压(VReg)(见图3)。电压VReg然后被分压以产生1104VDIVACT以及产生1106VDIVLP，如上所述，产生VDIVACT的分压器604具有比VDIVLP低的阻抗。
方法1100还可以包括产生1108高电流IACT以及产生1110比高电流小并且可以被温度补偿的较低电流(IT+ILP)。方法1100可以包括评估1112选择器输入(例如，HP线路)的状态，用于在VDIVACT和VDIVLP之间以及在IACT和IT+ILP之间进行选择。如果选择器输入指示高功率模式，则如上面关于图6所述，根据VDIVACT和IACT来产生1114VFB。如果选择器输入指示低功率模式，则如上面关于图6所述，根据VDIVLP和IT+ILP来产生1116VFB。
图12示出了用于为开关机构200(例如图3-图5的开关机构200)生成时钟信号的方法1200。方法1200可以包括例如使用方法1100来为比较器产生1202电压和偏置电流。接收电压和偏置电流的比较器可以是上述的比较器400、600中的任一个。本文描述的其他比较器308、808也可以接收如根据方法1200产生的偏置电流。
方法1200可以包括评估1204开关机构200的时钟选择器线路(例如，HP线路)的状态。如果选择器指示高功率模式，则使用1206高频时钟来轮询开关机构200的一个或更多个比较器。如果选择器指示低功率模式，则使用1208低频时钟来轮询开关机构200的一个或更多个比较器。
图13是示出根据以上公开的实施例的降压转换器的操作的时序图。负载(LOAD)线路指示由降压转换器供电的负载的功耗，并且被显示为在“大(LARGE)”功耗和“低(LOW)”功耗之间波动。
标有“降压HP模式(BUCK HP MODE)”的线路示出了施加在HP线路上的信号，并被显示为以轻微延迟(例如1-4个时钟周期)来对负载的变化反应。在一些实施例中，在负载由用于驱动HP线路的同一信号启用的情况下，可以消除该延迟。在所示实施例中，HP线路上的高电压指示高功率模式，并且低电压指示低功率模式。
标有“降压Clk(BUCK Clk)”的线路示出了用于驱动开关机构的时钟(例如用于驱动比较器400的时钟)的频率。明显的，当HP线路转换到低功率模式信号时，降压Clk的频率会降低，直到HP线路转换回高功率模式信号。此时，时钟信号增加到更高的频率。如图13所示，HP线路在负载增加之前转换，这将是使用同一信号来启用负载并驱动HP线路的情况。
标有“降压输出(BUCK OUTPUT)”的线路表示降压转换器的输出(例如VReg处的电压)。明显的，降压转换器在高功率模式下的响应更快，以适应由于更高负载汲取的电流导致的更快VReg下降时间。在低功率模式下，由于低负载汲取的电流减少，VReg下降更慢。在低功率模式下，VReg状态的评估频率也较低，并且生成功率脉冲的频率也较低。
从前面的描述中明显看出，当施加较低负载时，降压时钟频率会降低。如上所述，比较器可以适应睡眠模式以实现更高的效率。发明人进行的实验表明，在活动模式下，例如当负载电流为数百微安或毫安时，降压转换器具有80％或更高的效率。然而，在睡眠模式下观察到的nA或μA的电流，效率会降至低于50％。解决该问题的一个选择是切换到低功率LDO，它本身的功率效率低于50％。
上述电路使降压转换器能够在睡眠模式下高效地保持为活动的。除了上述电路之外，通过将功率选通(power gating)电路应用于降压转换器中的所有部件，并通过引入用于确定何时动态为其他高电流部件上电的专用低功率比较器，可以实现额外的功率节省。在这种方法中，当处于睡眠模式时，除了低功率比较器之外，降压转换器的所有部件都断电。低功率比较器监控降压转换器的输出。当输出降至低于低功率比较器的跳转电压(tripvoltage)且比较器输出翻转时，其他降压转换器部件然后将被上电足够长的时间，以使降压转换器能够向其输出传递单个电荷脉冲。然后除了比较器之外的所有电路返回到断电状态。如上面关于图4所述，可以在低功率模式下使用本地环形振荡器和计数器传送单个电荷脉冲。这使得能够很好地控制脉冲宽度，并最小化功率，因为环形振荡器仅在需要时才开启。
图14是示出示例计算设备1400的框图。计算设备1400可以用于执行各种过程，例如在本文中所讨论的过程。
计算设备1400包括一个或更多个处理器1402、一个或更多个存储器设备1404、一个或更多个接口1406、一个或更多个大容量储存设备1408、一个或更多个输入/输出(I/O)设备1410、以及显示设备1430，其中的所有部件都耦合到总线1412。处理器1402包括执行在存储器设备1404和/或大容量储存设备1408中存储的指令的一个或更多个处理器或控制器。处理器1402还可以包括各种类型的计算机可读介质，例如高速缓冲存储器。
存储器设备1404包括各种计算机可读介质，例如易失性存储器(例如，随机存取存储器(RAM)1414)和/或非易失性存储器(例如，只读存储器(ROM)1416)。存储器设备1404还可以包括可重写ROM，例如闪速存储器。
大容量储存设备1408包括各种计算机可读介质，例如磁带、磁盘、光盘、固态存储器(例如，闪速存储器)等。如图14所示，特定的大容量储存设备是硬盘驱动器1424。在大容量储存设备1408中还可以包括各种驱动器，以便能够从各种计算机可读介质读取和/或写入各种计算机可读介质。大容量储存设备1408包括可移动介质1426和/或不可移动介质。
I/O设备1410包括允许将数据和/或其他信息输入到计算设备1400的、或从计算设备1400获取数据和/或其他信息的各种设备。示例I/O设备1410包括光标控制设备、键盘、小键盘、麦克风、监视器或其他显示设备、扬声器、打印机、网络接口卡、调制解调器、透镜、CCD或其他图像捕获设备等。
显示设备1430包括能够向计算设备1400的一个或更多个用户显示信息的任意类型的设备。显示设备1430的示例包括监视器、显示终端、视频投影设备等。
接口1406包括允许计算设备1400与其他系统、设备或计算环境交互的各种接口。示例接口1406包括任意数量的不同的网络接口1420，例如到局域网(LAN)、广域网(WAN)、无线网络和互联网的接口。其他接口包括用户接口1418和外围设备接口1422。接口1406还可以包括一个或更多个外围接口，例如用于打印机、定点设备(鼠标，触控板等)、键盘等的接口。
总线1412允许处理器1402、存储器设备1404、接口1406、大容量储存设备1408、I/O设备1410以及显示设备1430彼此通信，以及与耦合到总线1412的其它设备或部件通信。总线1412表示几种类型的总线结构中的一种或更多种，例如系统总线、PCI总线、IEEE 1394总线、USB总线等。
为了说明的目的，程序和其他可执行程序部件在本文中被示出为离散的块，但是应当理解，这种程序和部件可以在不同时间驻留在计算设备1400的不同储存部件中，并且由处理器1402执行。可替代地，在本文中描述的系统和过程可以以硬件的方式、或以硬件、软件和/或固件的组合的方式来实现。例如，一个或更多个专用集成电路(ASIC)可经编程来执行本文所描述的系统和过程中的一个或更多个。
在上面的公开中，对附图进行了参考，附图形成了公开的一部分，并且其中通过说明其中可以实践本公开的具体实现的方式示出这些附图。应理解的是，其他实施方式可以被使用并且可在不脱离本公开的范围的情况下做出结构改变。在说明书中对“一个实施例(one embodiment)”、“实施例(an embodiment)”、“示例实施例(an example embodiment)”等的提及指示所描述的实施例可包括特定特征、结构或特性，但是每个实施例可以不必包括该特定特征、结构或特性。此外，这样的短语不一定是指同一实施例。此外，当描述与一实施例有关的特定特征、结构或特性时，认为本领域的技术人员所了解的是，可以结合其他实施例来实现这种特征、结构或特性，无论是否明确地描述。
本文所公开的系统、设备和方法的实施方式可包括或使用专用或通用计算机，其包括计算机硬件，诸如例如本文所讨论的一个或更多个处理器和系统存储器。本公开的范围内的实施方式还可以包括物理和其他计算机可读介质，以用于承载或存储计算机可执行指令和/或数据结构。这种计算机可读介质可以是任何可用的介质，其可由通用或专用计算机系统访问。存储计算机可执行指令的计算机可读介质是计算机存储介质(设备)。承载计算机可执行指令的计算机可读介质为传输介质。因此，通过示例而非限制的方式，本公开的实施方式可包括至少两个明显不同种类的计算机可读介质：计算机存储介质(设备)和传输介质。
计算机存储介质(设备)包括RAM、ROM、EEPROM、CD-ROM、固态驱动器(“SSD”)(例如，基于RAM)、闪存、相变存储器(“PCM”)、其他类型的存储器、其他光盘存储装置、磁盘存储装置或其他磁存储设备、或者可用于以计算机可执行指令或数据结构的形式存储所需程序代码并且可由通用或专用计算机访问的任何其他介质。
本文公开的设备、系统和方法的实施方式可以通过计算机网络进行通信。“网络”被定义为一个或更多个数据链路，其实现计算机系统和/或模块和/或其他电子设备之间的电子数据的传输。当经由网络或另一个通信连接(硬接线、无线或者硬接线或无线的组合)将信息传送或提供到计算机时，计算机适当地将该连接视为传输介质。传输介质可包括网络和/或数据链路，其可用于承载以计算机可执行指令或数据结构的形式的所需程序代码装置，并且可由通用或专用计算机访问。上述的组合也应该被包括在计算机可读介质的范围内。
例如，计算机可执行指令包括指令和数据，该指令和数据当在处理器处执行时使通用计算机、专用计算机或专用处理设备实现某个功能或功能的集合。例如，计算机可执行指令可以是二进制、中间格式指令(诸如汇编语言或甚至源代码)。尽管已经以特定于结构化特征和/或方法动作的语言描述了主题，但应理解的是，随附权利要求中定义的主题不必局限于所描述的特征或以上所描述的动作。更确切地，所描述的特征和动作被公开作为实施权利要求的示例形式。
本领域技术人员将认识到，可在具有许多类型的计算机系统配置的网络计算环境中实践本公开，包括内置式(in-dash)车辆计算机、个人计算机、桌面型计算机、膝上型计算机、消息处理器、手持设备、多处理器系统、基于微处理器的或可编程消费者电子设备、网络PC、迷你计算机、大型计算机、移动手机、PDA、平板电脑、传呼机、路由器、交换器、各种存储设备等。还可在分布式系统环境中实践本公开，其中经网络链接(通过硬接线数据链路、无线数据链路或通过硬接线和无线数据链路的组合)的本地和远程计算机系统都执行任务。在分布式系统环境中，程序模块可位于本地和远程存储器存储设备中。
此外，在适当的情况下，可在以下中的一个或更多个中执行本文所描述的功能：硬件、软件、固件、数字部件或模拟部件。例如，一个或更多个专用集成电路(ASIC)可经编程来执行本文所描述的系统和过程中的一个或更多个。某些术语贯穿说明书和权利要求使用以指代特定系统部件。如本领域技术人员将认识到的，可通过不同的名字来指代部件。本文档不旨在区分在名字上而不是功能上不同的部件。
应当注意，上面讨论的传感器实施例可以包括计算机硬件、软件、固件或其任何组合以执行其功能的至少一部分。例如，传感器可以包括配置成在一个或更多个处理器中执行的计算机代码，并且可以包括由计算机代码控制的硬件逻辑/电路。这些示例设备在本文中为了说明的目的而被提供，并且没有被规定为限制性的。如相关领域的技术人员所知，本公开的实施例可以在另外类型的设备中实现。
本公开的至少一些实施例目的在于包括存储在任何计算机可用介质上的这种逻辑(例如，以软件的形式)的计算机程序产品。当在一个或更多个数据处理设备中执行时，这种软件使得设备如本文所述的那样进行操作。
虽然上面已经描述了本公开的各种实施例，但是应当理解的是，它们仅借助于示例而不是限制的方式来被呈现。对于相关领域的技术人员将明显的是，在不脱离本公开的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。因此，本公开的广度和范围并不限于上面描述的示例性实施例中的任一个，而应当仅仅根据所附的权利要求以及它们的等同物来被限定。上述描述已经被呈现用于说明和描述的目的。其不旨在为详尽本公开或将本公开限制为所公开的精确形式。鉴于以上教示，许多修改和变型是可能的。此外，应注意，前面提到的替代实现方式中的任一个和全部可在形成本公开的额外混合实现方式所需的任何组合中被使用。

Claims (20)

1.一种强臂比较器，包括：
第一输入；
第二输入；
第一电路分支，其耦合到所述第一输入，并且具有由所述第一输入控制的通过所述第一电路分支的电流，并且包括第一输出节点；
第二电路分支，其耦合到所述第二输入，并且具有由所述第二输入控制的通过所述第二电路分支的电流，并且包括第二输出节点；以及
控制电路，其耦合到所述第一输出节点和所述第二输出节点，并且被配置为保持所述第一电路分支中的第一阻抗和所述第二电路分支中的第二阻抗低于第一水平，直到所述第一输出节点和所述第二输出节点上的电压稳定，此时所述控制电路被配置为使得所述第一阻抗和所述第二阻抗能够上升至高于所述第一水平。
2.根据权利要求1所述的强臂比较器，还包括：
锁存器，其具有耦合到所述第一输出节点的第一锁存器输入和耦合到所述第二输出节点的第二锁存器输入，所述锁存器还具有第一锁存器输出和作为所述第一锁存器输出的逆的第二锁存器输出；
其中，所述控制电路被配置为根据所述第一锁存器输出和所述第二锁存器输出来感测所述第一输出节点和所述第二输出节点上的电压的稳定。
3.根据权利要求2所述的强臂比较器，还包括：
或门，所述或门使其输入耦合到所述第一锁存器输出和所述第二锁存器输出；
其中，所述控制电路被配置为当所述或门的输出处于二进制1电压时，感测所述第一输出节点和所述第二输出节点上的电压的稳定。
4.根据权利要求3所述的强臂比较器，其中，所述控制电路包括：
第一复用器，所述第一复用器使其第一选择输入耦合到所述或门的输出、使其第一0输入耦接到地、以及使其第一1输入耦合到所述第二输出节点；以及
第二复用器，所述第二复用器使其第二选择输入耦合到所述或门的输出、使其第二0输入耦接到地、以及使其第二1输入耦合到所述第一输出节点；
其中，所述控制电路被配置成根据所述第一复用器的第一复用器输出来控制所述第一阻抗；并且
其中，所述控制电路被配置成根据所述第二复用器的第二复用器输出来控制所述第二阻抗。
5.根据权利要求4所述的强臂比较器，其中，所述控制电路还包括：
所述第一分支电路中的晶体管M4，所述晶体管M4使其栅极耦合到所述第一复用器输出；
所述第二分支电路中的晶体管M5，所述晶体管M5使其栅极耦合到所述第二复用器输出。
6.根据权利要求5所述的强臂比较器，还包括：
所述第一分支电路中的晶体管M1，所述晶体管M1使其栅极耦合到所述第一输入；
所述第二分支电路中的晶体管M2，所述晶体管M2使所述晶体管M1的栅极耦合到所述第一输入。
7.根据权利要求6所述的强臂比较器，还包括：
所述第一分支电路中的晶体管M6，所述晶体管M6使其栅极耦合到所述第二输出节点；以及
所述第二分支电路中的晶体管M7，所述晶体管M7使其栅极耦合到所述第一输出节点。
8.根据权利要求7所述的强臂比较器，
其中，所述晶体管M1、所述晶体管M4和所述晶体管M6在所述第一分支电路中在驱动电压和地之间按以下列顺序串联地布置：M1、M4和M6；
其中，所述晶体管M2、所述晶体管M5和所述晶体管M7在所述第二分支电路中在所述驱动电压和地之间以下列顺序串联地布置：M2、M5和M7。
9.根据权利要求8所述的强臂比较器，其中，所述控制电路还被配置为根据时钟输入使电流能够通过所述第一分支电路和所述第二分支电路。
10.根据权利要求9所述的强臂比较器，还包括：
晶体管M3，其将所述第一分支电路和所述第二分支电路耦合到所述驱动电压，所述晶体管M3的栅极耦合到所述时钟输入；
晶体管M8，其将所述第一输出节点耦接到地，所述晶体管M8的栅极耦合到所述时钟输入；以及
晶体管M9，其将所述第二输出节点耦接到地，所述晶体管M9的栅极耦合到所述时钟输入。
11.根据权利要求10所述的强臂比较器，其中：
M1、M2、M3、M4和M5是p型金属氧化物半导体(PMOS)晶体管；以及
M6、M7、M8和M9是n型金属氧化物半导体(NMOS)晶体管。
12.根据权利要求11所述的强臂比较器，其中，所述锁存器是置位-复位(SR)锁存器，所述第一锁存器输入是置位输入，并且所述第二锁存器输入是复位输入。
13.一种用于比较第一输入电压和第二输入电压的方法，包括：
根据所述第一输入电压控制通过第一电路分支的电流，所述第一电路分支包括第一输出节点；
根据所述第二输入电压控制通过第二电路分支的电流，所述第二电路分支包括第二输出节点；以及
保持所述第一电路分支中的第一阻抗和所述第二电路分支中的第二阻抗低于第一水平，直到所述第一输出节点和所述第二输出节点上的电压稳定，此时所述控制电路被配置成使得所述第一阻抗和所述第二阻抗能够上升到高于所述第一水平。
14.根据权利要求13所述的方法，还包括：
提供锁存器，所述锁存器具有耦合到所述第一输出节点的第一锁存器输入和耦合到所述第二输出节点的第二锁存器输入，所述锁存器还具有第一锁存器输出和作为所述第一锁存器输出的逆的第二锁存器输出；以及
根据所述第一锁存器输出和所述第二锁存器输出感测所述第一输出节点和所述第二输出节点上的电压的稳定。
15.根据权利要求14所述的方法，还包括：
提供或门，所述或门使其输入耦合到所述第一锁存器输出和所述第二锁存器输出；以及
当所述或门的输出处于二进制1电压时，感测所述第一输出节点和所述第二输出节点上的电压的稳定。
16.根据权利要求15所述的方法，还包括：
提供第一复用器，所述第一复用器使其第一选择输入耦合到所述或门的输出、使其第一0输入耦接到地、以及使其第一1输入耦合到所述第二输出节点；以及
提供第二复用器，所述第二复用器使其第二选择输入耦合到所述或门的输出、使其第二0输入耦接到地、以及使其第二1输入耦合到所述第一输出节点；
根据所述第一复用器的第一复用器输出控制所述第一阻抗；以及
根据所述第二复用器的第二复用器输出进行控制以控制所述第二阻抗。
17.根据权利要求16所述的方法，其中，所述第一输入电压是参考电压的函数；
其中，所述第二输入电压是电抗降压电路输出端处的调节电压的函数；
其中，所述方法还包括：
根据所述第一输出节点和所述第二输出节点上的电压来控制向所述电抗降压电路的电流供应。
18.根据权利要求17所述的方法，其中，所述电抗降压电路作为降压转换器进行操作。
19.根据权利要求18所述的方法，还包括：
根据时钟输入使电流流过所述第一分支电路和所述第二分支电路；
在第一模式下以第一频率在所述时钟输入上生成脉冲；
在第二模式下以第二频率在所述时钟输入上生成脉冲，所述第二频率小于所述第一频率；
其中，耦合到所述电抗降压电路的负载在所述第一模式下比在所述第二模式下大。
20.根据权利要求18所述的方法，还包括：
在第一模式下向所述第一分支电路和所述第二分支电路提供第一偏置电流；
在第二模式下向所述第一分支电路和所述第二分支电路提供第二偏置电流，所述第二偏置电流小于所述第一偏置电流；
其中，耦合到所述电抗降压电路的负载在所述第一模式下比在所述第二模式下大。
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