CN111694787A - 一种芯片启动的方法、网络设备和机器可读存储介质 - Google Patents

一种芯片启动的方法、网络设备和机器可读存储介质 Download PDF

Info

Publication number
CN111694787A
CN111694787A CN202010363227.8A CN202010363227A CN111694787A CN 111694787 A CN111694787 A CN 111694787A CN 202010363227 A CN202010363227 A CN 202010363227A CN 111694787 A CN111694787 A CN 111694787A
Authority
CN
China
Prior art keywords
core
chip
cpu
information
wake
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010363227.8A
Other languages
English (en)
Inventor
黄乐雅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
New H3C Semiconductor Technology Co Ltd
Original Assignee
New H3C Semiconductor Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by New H3C Semiconductor Technology Co Ltd filed Critical New H3C Semiconductor Technology Co Ltd
Priority to CN202010363227.8A priority Critical patent/CN111694787A/zh
Publication of CN111694787A publication Critical patent/CN111694787A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/177—Initialisation or configuration control

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Stored Programmes (AREA)

Abstract

本公开提供了一种芯片启动的方法、网络设备和机器可读存储介质，该方法包括所述芯片中第一Core的第一CPU启动，所述第一CPU向所述芯片中的第二Core发送唤醒信息，其中，所述第二Core包括除去所述第一Core之外的其它Core，以使所述第二Core在接收到所述唤醒信息后启动，通过该方法，可以缩短多核多硬件线程芯片的启动时间。

Description

一种芯片启动的方法、网络设备和机器可读存储介质
技术领域
本公开涉及通信技术领域，尤其涉及一种芯片启动的方法、网络设备和机器可读存储介质。
背景技术
SMP(Symmetric Multi Processing，对称多处理系统)架构的多核多硬件线程芯片是当前网络处理芯片常见采用的处理器架构，在这样的系统中，所有的CPU共享全部资源，如总线，内存和I/O系统等，只有一个操作系统，这种系统有一个最大的特点就是共享所有资源。多个CPU之间没有区别，平等地访问内存、外设和操作系统。
如图1所示，多核多硬件线程芯片有多个Core，每个Core内部又有多个CPU。芯片上的CPU都启动并运行起来，才能进入数据业务处理流程。当前主流Linux操作系统对于SMP架构的多Core多CPU(即多核多硬件线程)芯片启动采用的是串行的启动方式，一个CPU启动完成才会启动下一个CPU，理论上来说CPU的个数越多启动越慢。尤其，芯片的前期开发需要在simulation/emulation仿真平台上做各种验证工作，simulation/emulation仿真平台的工作频率最低可达1Khz，按现在多Core多CPU芯片常用频率1Ghz来算，那么在simulation/emulation环境下的频率是真实芯片频率的百万分之一，对应运行相同的软件启动流程，其消耗时间理论上也为真实芯片的一百万倍。
发明内容
本公开实施例提供了一种芯片启动的方法、网络设备和机器可读存储介质，通过该方法，可以缩短多核多硬件线程芯片的启动时间。
本公开实施例提供了一种芯片启动的方法，该芯片为多核多硬件线程芯片，并且，该芯片包括两个或两个以上的核Core，每个Core包括两个或两个以上的CPU，该方法包括：
所述芯片中第一Core的第一CPU启动；
所述第一CPU向所述芯片中的第二Core发送唤醒信息，其中，所述第二Core包括除去所述第一Core之外的其它Core；
以使所述第二Core在接收到所述唤醒信息后启动；
其中，所述第一Core为所述芯片中的主控Core。
通过上述实施例可以看出，当多核多硬件线程芯片中的第一Core中的某一CPU启动后，就可以向除第一Core之外的其它第二Core发送唤醒信息，以使第一Core中的其它CPU启动时，第二Core中的CPU也可以处于启动状态，大幅度减少了芯片的启动时间。
在另一种实施例中，在所述芯片中第一Core的第一CPU启动后，所述方法还包括：所述第一CPU指示所述第一Core中的其它CPU启动。
在另一种实施例中，所述第一CPU向所述芯片中的第二Core发送唤醒信息，具体包括：
所述第一CPU向某一个第二Core发送唤醒信息；或者，
所述第一CPU向所有第二Core发送唤醒信息。
在另一种实施例中，所述以使所述第二Core在接收到所述唤醒信息后启动，具体包括：
所述第二Core在接收到所述唤醒信息后，启动所述第二Core中的第二CPU，所述第二CPU为所述第二Core中的主CPU。
在另一种实施例中，所述方法还包括：
所述第二CPU向其它第二Core发送唤醒信息；
所述第二CPU指示所在的第二Core中的其它CPU启动。
本公开实施例还提供了一种网络设备，所述网络设备具有多核多硬件线程芯片，所述网络设备包括：处理器和机器可读存储介质；
所述机器可读存储介质存储有能够被所述处理器执行的机器可执行指令，所述处理器被所述机器可执行指令促使：实现上述任一实施例。
本公开实施例还提供了一种机器可读存储介质，存储有机器可执行指令，在被处理器调用和执行时，所述机器可执行指令促使所述处理器：实现上述任一实施例。
附图说明
图1.为本公开实施例提供的一种芯片架构示意图；
图2.为本公开实施例提供的一种芯片架构示意图；
图3.为本公开实施例提供的一种芯片启动的方法的流程示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。
在本公开使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本公开。在本公开和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其它含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本公开可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本公开范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
一种多核多硬件线程芯片，如图2所示，其中，Core0为该芯片的主控核，当Core0中的CPU0启动后(若Core0中除CPU0还有其它CPU，则需要等待所有CPU启动)会指示Core1中的CPU0-CPUN启动，待Core1中的全部CPU启动后，会指示Core2中的所有CPU启动，以此类推一直到CoreX中的CPU全部启动后，该芯片完成启动工作，有上述过程可以看出，由于芯片中每个核以及每个核中的CPU都是串行启动，从而导致芯片启动的时间过长，由于在simulation/emulation仿真平台上做验证工作时，其启动时间更是比真实芯片启动的时间长出数倍。
如图3所示，本公开实施例提出了一种芯片启动的方法，该方法用在多核多硬件线程芯片，该多核多硬件线程芯片包括两个或两个以上的核Core，每个Core包括两个或两个以上的CPU，该方法包括：
S1.所述芯片中第一Core的第一CPU启动；
S2.所述第一CPU向所述芯片中的第二Core发送唤醒信息，其中，所述第二Core包括除去所述第一Core之外的其它Core；
S3.以使所述第二Core在接收到所述唤醒信息后启动。
其中，第一Core为所述芯片中的主控Core。
一般情况下，多核多硬件线程芯片中会设有主控Core，用于管理该芯片中的其它非主控Core，在本实施例中，第一Core可以为该多核多硬件线程芯片中的主控Core。
同时，在多核多硬件线程芯片中，每个Core中都可能存在多个CPU，在本实施例中，第一Core中也可能存在多个CPU(由于第一Core为主控CPU，不排除因该Core只执行主控功能而只存在一个CPU的情况)，在多个CPU中也会存在优先级的设定，一般来说，会在多个CPU中选定一个CPU作为主CPU，例如本实施例中的第一CPU。
在步骤S1中，当芯片接收到唤醒信息时，多核多硬件线程中的主控Core会优先响应该唤醒信息，例如，本实施例中的第一Core优先响应该唤醒信息，具体为第一Core中的第一CPU优先响应该唤醒信息，并根据该唤醒信息执行启动。
在本实施例中，当第一CPU完成启动后，会向该芯片中的其它Core发送唤醒信息，例如向第二Core发送唤醒信息，其中，第二Core为该芯片中除第一Core之外的Core，既非主控Core，并且，第二Core可以为某一个Core，也可以是全部的非主控Core。在一种情况下，当第二Core为某一个Core时，第一CPU向该某一个Core发送唤醒信息，以使该某一个Core中的第二CPU启动，当第二CPU启动后，便可以向另一个第二Core发送唤醒信息，以此类推，以至全部的Core均接收到唤醒信息。在另一种情况下，第一CPU在启动后，可以向全部的第二Core发送唤醒信息，以使全部的第二Core可以接收到唤醒信息。
在本实施例中，当第一Core中的第一CPU启动后，在向第二Core发送唤醒信息的同事，第一CPU向第一Core中的其他CPU发送唤醒信息。同理，基于上述实施例，当第二Core为某一个Core时(为便于区分，此处称为第二目标Core，对应第二目标核中的主CPU，称为第二目标CPU)，第二目标Core接收到第一CPU(或者其它第二Core中的第二CPU)发送的唤醒信息时，当第二目标CPU完成启动后，可以向其他第二Core发送唤醒信息，同时，第二目标CPU可以向该第二目标Core中的其他CPU发送唤醒信息，直到该芯片中的所有Core中的CPU均完成启动。
通过上述实施例可以看出，当多核多硬件线程芯片中的第一Core中的某一CPU启动后，就可以向除第一Core之外的其它第二Core发送唤醒信息，以使第一Core中的其它CPU启动时，第二Core中的CPU也可以处于启动状态，避免，只有当某一Core中的CPU全部启动后，才能使另一个Core中的CPU开始启动，采用本实施例中的方法，可以大幅度减少了芯片的启动时间。
为了对本公开中的方案进行详细阐述，本公开还提供了一种实施例，如图2所示，多核多硬件线程芯片，包括若干Core，其中每个Core中包括若干CPU，当该芯片接收到唤醒信息后，该芯片中的主控Core0(既第一Core)中的CPU0(既第一CPU)开始启动。
在一种实施例中，当CPU0启动后，会向Core1发送唤醒信息，Core1中的CPU0接收到唤醒信息后会执行启动，当CPU0启动后一方面，会向Core2发送唤醒信息，以使Core2中的CPU0执行启动，另一方面，CPU0会向Core1中的CPU1发送唤醒信息，当CPU1根据唤醒信息启动后，会向Core1中的CPU2发送唤醒信息，以此类推，直到Core1中的CPUN启动。需要说明的是，当Core2中的CPU0启动后，会执行与Core1中的CPU0相同的动作，既Core2中的CPU0向CoreX发送唤醒信息，同时Core2中的CPU0会向Core2中的CPU1发送唤醒信息。
在另一种实施例中，当CPU0启动后，会向Core1-CoreX发送唤醒信息，使得Core1-CoreX中的CPU0接收到该唤醒信息后，同时进行启动。
由上述实施例可以看出，当启动芯片时，主控Core中的主CPU启动后，就会向其他Core发送唤醒信息，使得一定时间内各Core中的CPU可以均处于启动状态，从而避免，只有当某一Core中的CPU全部启动后，才能使另一个Core中的CPU开始启动，采用本实施例中的方法，可以大幅度减少了芯片的启动时间。
基于与上述方法相同的思想，本公开实施例还提供了一种网络设备，该网络设备具有多核多硬件线程芯片，该网络设备包括：处理器和机器可读存储介质；
该机器可读存储介质存储有能够被所述处理器执行的机器可执行指令，该处理器被所述机器可执行指令促使：实现方法实施例中的各步骤。
基于与上述方法相同的思想，本公开实施例还提供了一种机器可读存储介质，存储有机器可执行指令，在被处理器调用和执行时，该机器可执行指令促使所述处理器：实现方法实施例中的各步骤。
在本申请所提供的几个实施方式中，应该理解到，所揭露的方法和电子设备，也可以通过其它的方式实现。以上所描述的实施方式仅仅是示意性的，例如，附图中的流程图和框图显示了根据本公开的多个实施方式的方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
最后应说明的是：以上所述实施方式，仅为本公开的具体实施方式，用以说明本公开的技术方案，而非对其限制，本公开的保护范围并不局限于此，尽管参照前述实施方式对本公开进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，其依然可以对前述实施方式所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本公开实施方式技术方案的精神和范围，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应所述以权利要求的保护范围为准。

Claims (7)

1.一种芯片启动的方法，其特征在于，所述芯片为多核多硬件线程芯片，所述多核多硬件线程芯片包括两个或两个以上的核Core，所述每个Core包括两个或两个以上的CPU，所述方法包括：
所述芯片中第一Core的第一CPU启动；
所述第一CPU向所述芯片中的第二Core发送唤醒信息，其中，所述第二Core包括除去所述第一Core之外的其它Core；
以使所述第二Core在接收到所述唤醒信息后启动；
其中，所述第一Core为所述芯片中的主控Core。
2.根据权利要求1所述的方法，其特征在于，在所述芯片中第一Core的第一CPU启动后，所述方法还包括：所述第一CPU指示所述第一Core中的其它CPU启动。
3.根据权利要求1所述的方法，其特征在于，所述第一CPU向所述芯片中的第二Core发送唤醒信息，具体包括：
所述第一CPU向某一个第二Core发送唤醒信息；或者，
所述第一CPU向所有第二Core发送唤醒信息。
4.根据权利要求1所述的方法，其特征在于，所述以使所述第二Core在接收到所述唤醒信息后启动，具体包括：
所述第二Core在接收到所述唤醒信息后，启动所述第二Core中的第二CPU，所述第二CPU为所述第二Core中的主CPU。
5.根据权利要求4所述的方法，其特征在于，所述方法还包括：
所述第二CPU向其它第二Core发送唤醒信息；
所述第二CPU指示所在的第二Core中的其它CPU启动。
6.一种网络设备，其特征在于，所述网络设备具有多核多硬件线程芯片，所述网络设备包括：处理器和机器可读存储介质；
所述机器可读存储介质存储有能够被所述处理器执行的机器可执行指令，所述处理器被所述机器可执行指令促使：实现权利要求1-4任一所述的方法步骤。
7.一种机器可读存储介质，其特征在于，存储有机器可执行指令，在被处理器调用和执行时，所述机器可执行指令促使所述处理器：实现权利要求1-4任一所述的方法步骤。
CN202010363227.8A 2020-04-30 2020-04-30 一种芯片启动的方法、网络设备和机器可读存储介质 Pending CN111694787A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010363227.8A CN111694787A (zh) 2020-04-30 2020-04-30 一种芯片启动的方法、网络设备和机器可读存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010363227.8A CN111694787A (zh) 2020-04-30 2020-04-30 一种芯片启动的方法、网络设备和机器可读存储介质

Publications (1)

Publication Number Publication Date
CN111694787A true CN111694787A (zh) 2020-09-22

Family

ID=72476911

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010363227.8A Pending CN111694787A (zh) 2020-04-30 2020-04-30 一种芯片启动的方法、网络设备和机器可读存储介质

Country Status (1)

Country Link
CN (1) CN111694787A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114090086A (zh) * 2021-11-23 2022-02-25 西安微电子技术研究所 一种基于ZynqMP平台嵌入式操作系统快速启动方法
CN115344292A (zh) * 2022-10-13 2022-11-15 深圳古瑞瓦特新能源有限公司 固件自动升级方法、装置、电子设备及可读存储介质

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114090086A (zh) * 2021-11-23 2022-02-25 西安微电子技术研究所 一种基于ZynqMP平台嵌入式操作系统快速启动方法
CN114090086B (zh) * 2021-11-23 2023-05-30 西安微电子技术研究所 一种基于ZynqMP平台嵌入式操作系统快速启动方法
CN115344292A (zh) * 2022-10-13 2022-11-15 深圳古瑞瓦特新能源有限公司 固件自动升级方法、装置、电子设备及可读存储介质

Similar Documents

Publication Publication Date Title
US7546393B2 (en) System for asynchronous DMA command completion notification wherein the DMA command comprising a tag belongs to a plurality of tag groups
KR101623892B1 (ko) 분산된 멀티코어 메모리 초기화
CN102027453B (zh) 用于在虚拟环境中优化中断处理的系统和方法
EP2075696A2 (en) Interrupt- related circuits, systems and processes
CN102981864B (zh) 信息处理装置和信息处理方法
RU2437144C2 (ru) Способ устранения исключительной ситуации в одном из ядер многоядерной системы
CN109885343A (zh) 一种控制器低功耗启动方法、装置、计算机设备及存储介质
US8713262B2 (en) Managing a spinlock indicative of exclusive access to a system resource
US9372702B2 (en) Non-disruptive code update of a single processor in a multi-processor computing system
JPH1097490A (ja) スケーラブル対称型マルチプロセッサにおいてバス幅またはバス・プロトコルを変更せずに割り込みを分散する方法および装置
CN110399034B (zh) 一种SoC系统的功耗优化方法及终端
US20180246840A1 (en) Intelligent Certificate Discovery in Physical and Virtualized Networks
US20130311751A1 (en) System and data loading method
CN114168271B (zh) 一种任务调度方法、电子设备及存储介质
KR20170013882A (ko) 플래시 메모리 기반 저장 디바이스의 멀티 호스트 전력 제어기（ｍｈｐｃ）
CN111694787A (zh) 一种芯片启动的方法、网络设备和机器可读存储介质
US11175963B2 (en) Method and device for distributing partitions on a multicore processor
CN115981685A (zh) 应用升级方法、装置、计算设备和芯片系统
CN107066331B (zh) 一种基于TrustZone的资源分配方法及设备
CN106789337B (zh) 一种kvm的网络性能优化方法
US5596749A (en) Arbitration request sequencer
US20180357089A1 (en) Dynamic halt polling control
CN112306652A (zh) 带有上下文提示的功能的唤醒和调度
CN113849238A (zh) 数据通信方法、装置、电子设备及可读存储介质
WO2013048536A1 (en) Apparatus and method for managing register information in a processing system

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination