CN111693923A - 用于直流互感器和合并单元校验的ft3协议解析装置及方法 - Google Patents
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Abstract
本发明公开了一种用于直流互感器和合并单元校验的FT3协议解析装置及方法，通过接收数字量输出型直流互感器或直流合并单元光纤输出的FT3数字协议并实时解析，将解析的数据组帧为TCP/IP协议后通过以太网输出，同时可通过连接上位机的以太网接口实现FT3数字协议的全通道波形显示；同时也可实现FT3数字协议的实时编码及发送，适用于直流互感器校验仪及合并单元的误差校验。本发明采用紧凑化结构设计，基于嵌入式处理板和FPGA底板的双电路板嵌套结构，由FPGA模块、嵌入式模块、ST收发模块、以太网模块、时钟同步模块等组成，且兼容多种FT3协议，支持的数字协议采样率高达100kHz，整体装置体积小，功能完善，为保障直流互感器的检定校准工作的顺利开展提供了技术支撑。
Description
技术领域
本发明涉及智能设备关键技术领域，并且更具体地，涉及一种用于直流互感器和合并单元校验的FT3协议解析装置及方法。
背景技术
随着直流输电工程的高速发展，直流互感器作为直流输电工程中测量直流电压电流信号的关键设备，其测量准确性关系到直流输电工程的控制保护的稳定可靠性，数字量输出型的直流互感器因其采样频率高、绝缘性强、便于数字化和智能化等特点越来越受重视，特别在柔性直流输电工程中对直流互感器暂态性能要求更高，其应用更加广泛。
目前，直流互感器校验仪采用直接测量法原理，针对模拟量输出型的直流互感器校验仪比较常见，而针对数字量输出型的直流互感器校验仪应用较少，其主要技术难点是需要对被测直流互感器或直流合并单元输出的FT3协议的数字信号进行实时解析后用于误差计算。数字量输出型直流互感器的采样频率通常为40kHz至100kHz，且FT3实时解析对硬件的实时性和数据处理能力要求较高。
因此，需要一种用于直流互感器及合并单元校验的用于直流互感器和合并单元校验的FT3协议解析装置。
发明内容
本发明提出一种用于直流互感器和合并单元校验的FT3协议解析装置及方法，以解决如何进行FT3协议数据的转换，以用于直流互感器和合并单元校验的问题。
为了解决上述问题，根据本发明的一个方面，提供了一种用于直流互感器和合并单元校验的FT3协议解析装置，所述装置包括：相连接的FPGA单元和嵌入式处理单元，所述FPGA单元包括：ST收发模块和FPGA模块，所述嵌入式处理单元包括：嵌入式处理模块和以太网收发模块；
所述ST收发模块，与所述FPGA模块相连接，用于将接收的直流互感器或直流合并单元输出的FT3协议的光数字信号转换成电数字信号；
所述FPGA模块，与所述嵌入式处理模块相连接，用于对从ST收发模块接收的FT3协议的电数字信号进行实时解析，获取FT3解析数据；
所述嵌入式处理模块，与所述以太网收发模块相连接，用于利用TCP/IP协议栈将所述FT3解析数据组帧为TCP/IP协议数据包；
所述以太网收发模块，用于将所述TCP/IP协议数据包通过以太网接口输出。
优选地，其中所述FPGA模块，对从ST收发模块接收的FT3协议的电数字信号进行实时解析，获取FT3解析数据，包括：
在秒脉冲同步信号的上升沿接收ST收发模块发送的FT3协议的电数字信号，识别所述FT3协议的电数字信号的编码方式和波特率，并根据识别出的编码方式和波特率进行解析，以获取FT3解析数据，并将FT3解析数据添加时标信号后输出至嵌入式处理模块；其中，根据接收的FT3协议的电数字信号中的脉冲宽度进行曼切斯特编码方式和波特率的识别，根据误码率检测方法进行Uart编码方式和波特率的识别。
优选地，其中所述FPGA单元还包括：
时钟同步模块，与所述FPGA模块相连接，用于通过晶体振荡器产生高频时钟信号并传输到所述FPGA模块；用于接收FPG模块发送的秒脉冲同步信号；
所述FPGA模块，用于对所述高频时钟信号进行分频处理，以获取所述秒脉冲同步信号，并根据所述秒脉冲同步信号触发进行FT3协议的电数字信号的解析。
优选地，其中所述TCP/IP协议数据包中还包括：采样点数、报文长度、帧中断判断标志位、TCP序号和错误读数信息。
优选地，其中所述装置还包括：
所述以太网收发模块，与所述嵌入式处理模块相连接，用于将接收的TCP/IP协议数据发送至所述嵌入式处理模块；
所述嵌入式处理模块，与所述FPGA模块相连接，用于对所述TCP/IP协议数据进行解析，以获取TCP/IP解析数据；其中，所述TCP/IP解析数据包括：待发送数据、编码方式和波特率；
所述FPGA模块，与所述ST收发模块相连接，用于根据所述编码方式和波特率对所述待发送数据进行组帧，并编码生成FT3协议的电数字信号；
所述ST收发模块，用于将所述FT3协议的电数字信号转换为光数字信号，以输入到直流合并单元进行误差校验。
优选地，其中所述装置还包括：
上位机，与所述以太网收发模块相连接，用于通过以太网收发模块发送控制指令至FPGA模块，以控制FPGA模块进行编码。
优选地，其中所述装置还包括：
显示模块，用于显示数据转换装置的IP地址，便于上位机通过IP地址实现数据转换装置的参数配置和FPGA模块的编码控制；用于FT3数字协议的全通道波形显示。
优选地，其中所述装置还包括：
电源模块，用于为数据转换装置提供工作电源；其中，所述电源模块包括：1个AC/DC开关电源模块和多个独立的隔离稳压芯片，AC/DC开关电源模块的输入为220V工频电压，输出为5V直流电压，5V直流电压经过多个独立的隔离稳压芯片能够转换为1.8V、2.5V和3.3V的直流电压。
优选地，其中所述FPGA模块和嵌入式处理模块通过接插件上下嵌套连接。
根据本发明的另一个方面，提供了一种使用如上所述的装置进行FT3协议解析的方法，所述方法包括：
ST收发模块将接收的直流互感器或直流合并单元输出的FT3协议的光数字信号转换成电数字信号；
FPGA模块对从ST收发模块接收的FT3协议的电数字信号进行实时解析，获取FT3解析数据；
嵌入式处理模块利用TCP/IP协议栈将所述FT3解析数据组帧为TCP/IP协议数据包；
以太网收发模块将所述TCP/IP协议数据包通过以太网接口输出。
优选地，其中所述FPGA模块对从ST收发模块接收的FT3协议的电数字信号进行实时解析，获取FT3解析数据，包括：
在秒脉冲同步信号的上升沿接收ST收发模块发送的FT3协议的电数字信号，识别所述FT3协议的电数字信号的编码方式和波特率，并根据识别出的编码方式和波特率进行解析，以获取FT3解析数据，并将FT3解析数据添加时标信号后输出至嵌入式处理模块；其中，根据接收的FT3协议的电数字信号中的脉冲宽度进行曼切斯特编码方式和波特率的识别，根据误码率检测方法进行Uart编码方式和波特率的识别。
优选地，其中所述方法还包括：
时钟同步模块通过晶体振荡器产生高频时钟信号并传输到所述FPGA模块；
FPGA模块对所述高频时钟信号进行分频处理，以获取所述秒脉冲同步信号，根据所述秒脉冲同步信号触发进行FT3协议的电数字信号的解析；将秒脉冲同步信号发送至时钟同步模块。
优选地，其中所述TCP/IP协议数据包中还包括：采样点数、报文长度、帧中断判断标志位、TCP序号和错误读数信息。
优选地，其中所述方法还包括：
以太网收发模块将接收的TCP/IP协议数据发送至嵌入式处理模块；
嵌入式处理模块对所述TCP/IP协议数据进行解析，以获取TCP/IP解析数据；其中，所述TCP/IP解析数据包括：待发送数据、编码方式和波特率；
FPGA模块根据所述编码方式和波特率对所述待发送数据进行组帧，并编码生成FT3协议的电数字信号；
ST收发模块将所述FT3协议的电数字信号转换为光数字信号，以输入到直流合并单元进行误差校验。
优选地，其中所述方法还包括：
上位机通过以太网收发模块发送控制指令至FPGA模块，以控制FPGA模块进行编码。
优选地，其中所述方法还包括：
显示模块显示数据转换装置的IP地址，进行FT3数字协议的全通道波形显示；上位机通过IP地址实现数据转换装置的参数配置和FPGA模块的编码控制。
优选地，其中所述方法还包括：
利用电源模块为数据转换装置提供工作电源；其中，所述电源模块包括：1个AC/DC开关电源模块和多个独立的隔离稳压芯片，AC/DC开关电源模块的输入为220V工频电压，输出为5V直流电压，5V直流电压经过多个独立的隔离稳压芯片能够转换为1.8V、2.5V和3.3V的直流电压。
优选地，其中所述FPGA模块和嵌入式处理模块通过接插件上下嵌套连接。
本发明提供了一种用于直流互感器和合并单元校验的FT3协议解析装置及方法，适用于直流互感器及合并单元的校验，通过接收数字量输出型直流互感器或直流合并单元光纤输出的FT3数字协议并实时解析，将解析的数据组帧为TCP/IP协议后通过以太网输出，同时可通过连接上位机的以太网接口实现FT3数字协议的全通道波形显示，方便快速查找有效数据通道，适用于实验室及直流换站站现场数字量输出型直流互感器或直流合并单元的误差校验；同时也可实现FT3数字协议的实时编码及发送，适用于直流互感器校验仪及合并单元的误差校验。本发明的协议解析装置采用紧凑化结构设计，基于嵌入式处理板和FPGA底板的双电路板嵌套结构，主要由FPGA模块、嵌入式模块、ST收发模块、以太网模块、时钟同步模块、电源模块和存储模块等组成，兼容多种FT3协议及自定义协议，支持的数字协议采样率高达100kHz，整体装置体积小，功能完善，为保障直流互感器的检定校准工作的顺利开展提供了技术支撑。
附图说明
通过参考下面的附图，可以更为完整地理解本发明的示例性实施方式：
图1为根据本发明实施方式的用于直流互感器和合并单元校验的FT3协议解析装置100的结构示意图；
图2为根据本发明实施方式的用于直流互感器和合并单元校验的FT3协议解析装置的示意图；
图3为根据本发明实施方式的用于直流互感器和合并单元校验的FT3协议解析方法300的流程图。
具体实施方式
现在参考附图介绍本发明的示例性实施方式，然而，本发明可以用许多不同的形式来实施，并且不局限于此处描述的实施例，提供这些实施例是为了详尽地且完全地公开本发明，并且向所属技术领域的技术人员充分传达本发明的范围。对于表示在附图中的示例性实施方式中的术语并不是对本发明的限定。在附图中，相同的单元/元件使用相同的附图标记。
除非另有说明，此处使用的术语(包括科技术语)对所属技术领域的技术人员具有通常的理解含义。另外，可以理解的是，以通常使用的词典限定的术语，应当被理解为与其相关领域的语境具有一致的含义，而不应该被理解为理想化的或过于正式的意义。
图1为根据本发明实施方式的用于直流互感器和合并单元校验的FT3协议解析装置100的结构示意图。如图1所示，本发明实施方式提供的用于直流互感器和合并单元校验的FT3协议解析装置，适用于直流互感器及合并单元的校验，通过接收数字量输出型直流互感器或直流合并单元光纤输出的FT3数字协议并实时解析，将解析的数据组帧为TCP/IP协议后通过以太网输出，同时可通过连接上位机的以太网接口实现FT3数字协议的全通道波形显示，方便快速查找有效数据通道，适用于实验室及直流换站站现场数字量输出型直流互感器或直流合并单元的误差校验；同时也可实现FT3数字协议的实时编码及发送，适用于直流互感器校验仪及合并单元的误差校验。本发明的协议解析装置采用紧凑化结构设计，基于嵌入式处理板和FPGA底板的双电路板嵌套结构，主要由FPGA模块、嵌入式模块、ST收发模块、以太网模块、时钟同步模块、电源模块和存储模块等组成，兼容多种FT3协议及自定义协议，支持的数字协议采样率高达100kHz，整体装置体积小，功能完善，为保障直流互感器的检定校准工作的顺利开展提供了技术支撑。本发明实施方式提供的用于直流互感器和合并单元校验的FT3协议解析装置100，包括：相连接的FPGA单元101和嵌入式处理单元102。所述FPGA单元101包括：ST收发模块1011和FPGA模块1012，所述嵌入式处理单元102包括：嵌入式处理模块1021和以太网收发模块1022。
优选地，其中所述FPGA模块和嵌入式处理模块通过接插件上下嵌套连接。
在本发明的实施方式中，接插件的主要功能是使FPGA单元和嵌入式处理单元上下嵌套连接，使协议转换朱感知具有结构紧凑，体积小的特点。接插件包含有16bit数据总线、串口、GPIO、IIC和SPI等引脚。
优选地，所述ST收发模块1011，与所述FPGA模块相连接，用于将接收的直流互感器或直流合并单元输出的FT3协议的光数字信号转换成电数字信号。
优选地，所述FPGA模块1012，与所述嵌入式处理模块相连接，用于对从ST收发模块接收的FT3协议的电数字信号进行实时解析，获取FT3解析数据。
优选地，其中所述FPGA模块1012，对从ST收发模块接收的FT3协议的电数字信号进行实时解析，获取FT3解析数据，包括：
在秒脉冲同步信号的上升沿接收ST收发模块发送的FT3协议的电数字信号，识别所述FT3协议的电数字信号的编码方式和波特率，并根据识别出的编码方式和波特率进行解析，以获取FT3解析数据，并将FT3解析数据添加时标信号后输出至嵌入式处理模块；其中，根据接收的FT3协议的电数字信号中的脉冲宽度进行曼切斯特编码方式和波特率的识别，根据误码率检测方法进行Uart编码方式和波特率的识别。
优选地，所述嵌入式处理模块1021，与所述以太网收发模块相连接，用于利用TCP/IP协议栈将所述FT3解析数据组帧为TCP/IP协议数据包。
优选地，所述以太网收发模块1022，用于将所述TCP/IP协议数据包通过以太网接口输出。
优选地，其中所述TCP/IP协议数据包中还包括：采样点数、报文长度、帧中断判断标志位、TCP序号和错误读数信息。
在本发明的实施方式中，FPGA单元的主要功能是实现4路FT3数字协议数据的实时解析及编码输出。通过ST收发模块接收数字量输出型直流互感器或直流合并单元光纤输出的FT3数字协议进行实时解析，将解析后的数据通过接插件的数据总线输出到嵌入式处理板；或利用FGPA单元的FPGA芯片实现FT3协议数据的组帧及编码，并通过ST收发模块输出编码后的FT3协议数据，用于输入到直流合并单元进行误差校验。嵌入式处理单元的主要功能是接收接插件数据总线输入的FT3解析数据，将FT3解析数据组帧为TCP/IP协议后通过以太网收发模块输出，或者通过以太网收发模块连接上位机实现协议解析装置的控制及FT3数字协议的全通道波形显示。
在本发明的实施方式中，ST收发模块的主要功能是实现光/电转换和电/光转换，将ST收发模块接收的数字量输出型直流互感器或直流合并单元输出的FT3协议的光数字信号转换成电数字信号或将FPGA生成的电数字信号转换成光数字信号输出。其中，每路ST收发模块由HFBR-1414TZ发送子模块和AFBR-2418TZ接收子模块组成，HFBR-1414TZ发送子模块用于实现FT3协议数字信号的电/光转换，AFBR-2418TZ接收子模块用于实现FT3协议数字信号的光/电转换。
在本发明的实施方式中，FPGA模块主要由Cyclone IV EP4CE55系列的FPGA芯片、DDR内存、FLASH存储、配置电路和复位电路等组成。其一种功能是FT3协议数据的的实时解析，用于在秒脉冲同步信号的上升沿接收ST收发模块发送的FT3协议的电数字信号，识别所述FT3协议的电数字信号的编码方式和波特率，并根据识别出的编码方式和波特率进行解析，以获取FT3解析数据，并将FT3解析数据添加时标信号后输出至嵌入式处理模块；其中，根据接收的FT3协议的电数字信号中的脉冲宽度进行曼切斯特编码方式和波特率的识别，根据误码率检测方法进行Uart编码方式和波特率的识别。FPGA模块兼容多种FT3协议，解码后的数据在添加时标信号后通过接插件的16bit数据总线输出至嵌入式处理模块。
在本发明的实施方式中，嵌入式处理器主要由333MHz主频的MPC8313处理器、DDR内存、FLASH存储、配置电路和复位电路等组成。其主要功能是通过接收接插件数据总线中解析后的FT3协议数据，利用TCP/IP协议栈将FT3协议数据组帧为TCP/IP协议数据包。通常每256个FT3协议数据组帧成一个TCP/IP协议数据包，TCP/IP协议数据包中还包含采样点数、报文长度、帧中断判断标志位、TCP序号、错误读数等信息。
在本发明的实施方式中，以太网收发模块主要是RJ45以太网接口电路，其主要功能是将TCP/IP协议数据包通过RJ45以太网接口输出，同时也接收上位机通过以太网输入的控制指令，实现协议转换器的参数配置和和控制。
优选地，其中所述装置还包括：
所述以太网收发模块，用于将接收的TCP/IP协议数据发送至所述嵌入式处理模块。
所述嵌入式处模块，用于对所述TCP/IP协议数据进行解析，以获取TCP/IP解析数据；其中，所述TCP/IP解析数据包括：待发送数据、编码方式和波特率。
所述FPGA模块，用于根据所述编码方式和波特率对所述待发送数据进行组帧，并编码生成FT3协议的电数字信号。
所述ST收发模块，用于将所述FT3协议的电数字信号转换为光数字信号，以输入到直流合并单元进行误差校验。
优选地，其中所述装置还包括：上位机，与所述以太网收发模块相连接，用于通过以太网收发模块发送控制指令至FPGA模块，以控制FPGA模块进行编码。
在本发明的实施方式中，用于直流互感器和合并单元校验的FT3协议解析装置还能够模拟互感器输入FT3协议数据，以输入到直流合并单元进行误差校验。具体地，以太网模块接收上位机发过来的TCP/IP协议数据并发送至嵌入式处理，嵌入式处理模块将所述TCP/IP协议数据中的待发送数据、编码方式和波特率解析出来，然后FPGA根据编码方式和波特率将待发送的数据组帧成FT3协议格式的数据并编码，编码后得到的FT3数据通过ST收发模块进行电/光信号的转换，转换成光数字信号输出，用于输入到直流合并单元进行误差校验。
优选地，其中所述FPGA单元101还包括：时钟同步模块，与所述FPGA模块相连接，用于通过晶体振荡器产生高频时钟信号并传输到所述FPGA模块；用于接收FPG模块发送的秒脉冲同步信号；
所述FPGA模块，用于对所述高频时钟信号进行分频处理，以获取所述秒脉冲同步信号，并根据所述秒脉冲同步信号触发进行FT3协议的电数字信号的解析。
在本发明的实施方式中，时钟同步模块通过晶体振荡器产生高频时钟信号，并将高频时钟信号传输到FPGA模块；FPGA模块进行分频后生成1Hz频率的秒脉冲同步信号，并发送至时钟同步模块，时钟同步模块输出所述秒脉冲同步信号，给其它电路A/D触发的，同步A/D和FT3解析，控制触发FPGA模块对FT3协议数据进行解析。
优选地，其中所述装置还包括：
显示模块，用于显示数据转换装置的IP地址，便于上位机通过IP地址实现数据转换装置的参数配置和FPGA模块的编码控制；用于FT3数字协议的全通道波形显示。
优选地，其中所述装置还包括：
电源模块，用于为数据转换装置提供工作电源；其中，所述电源模块包括：1个AC/DC开关电源模块和多个独立的隔离稳压芯片，AC/DC开关电源模块的输入为220V工频电压，输出为5V直流电压，5V直流电压经过多个独立的隔离稳压芯片能够转换为1.8V、2.5V和3.3V的直流电压。
图2为根据本发明实施方式的用于直流互感器和合并单元校验的FT3协议解析装置的示意图。如图2所示，用于直流互感器及合并单元校验的用于直流互感器和合并单元校验的FT3协议解析装置主要由FPGA底板(FPGA单元)和嵌入式处理板(嵌入式处理单元)组成，两块电路板通过接插件进行上下层嵌套连接。其中，FPGA底板包含FPGA模块、4路ST收发模块、时钟同步模块和接插件，嵌入式处理板包含嵌入式处理模块、DDR内存、FLASH存储、2路以太网收发模块、显示模块、电源模块和接插件。协议解析装置的功能为：通过ST收发模块接收数字量输出型直流互感器光纤输出的FT3数字协议进行实时解析，并将解析的数据组帧为TCP/IP协议后通过以太网收发模块输出，该装置可通过以太网收发模块连接上位实现协议解析装置的控制及FT3数字协议的全通道波形显示；或协议解析装置通过ST收发模块实现FPGA模块生成的FT3数字协议的实时发送，适用于直流互感器校验仪的误差校验。FPGA底板的主要功能是实现4路FT3数字协议实时解析及编码输出，并接收或输出1Hz频率的秒脉冲同步信号。通过ST收发模块接收数字量输出型直流互感器或直流合并单元光纤输出的FT3数字协议进行实时解析，将解析后的数据通过接插件的数据总线输出到嵌入式处理板；或利用FGPA芯片实现FT3协议数据组帧及编码，通过ST收发模块输出FT3协议数据，用于输入到直流合并单元进行误差校验。嵌入式处理板的主要功能是接收接插件数据总线输入的FT3解析数据，将FT3解析数据组帧为TCP/IP协议后通过以太网收发模块输出；或通过以太网收发模块连接上位机实现协议解析装置的控制及FT3数字协议的全通道波形显示。
本发明实施方式的用于直流互感器和合并单元校验的FT3协议解析装置一般应用于第三方计量检测机构、科研院所和直流互感器校验设备生产厂家，作为直流互感器校验仪的功能组件或直流互感器校验仪整检装置的组件，用于开展直流互感器及合并单元和直流互感器校验仪的检定校准工作。本发明的装置适用于实验室及直流换站站现场数字量输出型直流互感器或直流合并单元的误差校验和直流互感器校验仪的误差校验；该协议解析装置采用紧凑化结构设计，基于嵌入式处理板和FPGA底板的双电路板嵌套结构，兼容多种FT3协议及自定义协议，支持的数字协议采样率高达100kHz，整体装置体积小，功能完善，能够保障直流互感器的检定校准工作的顺利开展。
图3为根据本发明实施方式的用于直流互感器和合并单元校验的FT3协议解析方法300的流程图。如图3所示，本发明实施方式提供的用于直流互感器和合并单元校验的FT3协议解析方法300，从步骤301处开始，在步骤301，ST收发模块将接收的直流互感器或直流合并单元输出的FT3协议的光数字信号转换成电数字信号。
在步骤302，FPGA模块对从ST收发模块接收的FT3协议的电数字信号进行实时解析，获取FT3解析数据。
优选地，其中所述FPGA模块对从ST收发模块接收的FT3协议的电数字信号进行实时解析，获取FT3解析数据，包括：
在秒脉冲同步信号的上升沿接收ST收发模块发送的FT3协议的电数字信号，识别所述FT3协议的电数字信号的编码方式和波特率，并根据识别出的编码方式和波特率进行解析，以获取FT3解析数据，并将FT3解析数据添加时标信号后输出至嵌入式处理模块；其中，根据接收的FT3协议的电数字信号中的脉冲宽度进行曼切斯特编码方式和波特率的识别，根据误码率检测方法进行Uart编码方式和波特率的识别。
在步骤303，嵌入式处理模块利用TCP/IP协议栈将所述FT3解析数据组帧为TCP/IP协议数据包。
优选地，其中所述TCP/IP协议数据包中还包括：采样点数、报文长度、帧中断判断标志位、TCP序号和错误读数信息。
在步骤304，以太网收发模块将所述TCP/IP协议数据包通过以太网接口输出。
优选地，其中所述方法还包括：
时钟同步模块通过晶体振荡器产生高频时钟信号并传输到所述FPGA模块；
FPGA模块对所述高频时钟信号进行分频处理，以获取所述秒脉冲同步信号，根据所述秒脉冲同步信号触发进行FT3协议的电数字信号的解析；将秒脉冲同步信号发送至时钟同步模块。
优选地，其中所述方法还包括：
以太网收发模块将接收的TCP/IP协议数据发送至嵌入式处理模块；
嵌入式处理模块对所述TCP/IP协议数据进行解析，以获取TCP/IP解析数据；其中，所述TCP/IP解析数据包括：待发送数据、编码方式和波特率；
FPGA模块根据所述编码方式和波特率对所述待发送数据进行组帧，并编码生成FT3协议的电数字信号；
ST收发模块将所述FT3协议的电数字信号转换为光数字信号，以输入到直流合并单元进行误差校验。
优选地，其中所述方法还包括：上位机通过以太网收发模块发送控制指令至FPGA模块，以控制FPGA模块进行编码。
优选地，其中所述方法还包括：显示模块显示数据转换装置的IP地址，进行FT3数字协议的全通道波形显示；上位机通过IP地址实现数据转换装置的参数配置和FPGA模块的编码控制。
优选地，其中所述方法还包括：利用电源模块为数据转换装置提供工作电源；其中，所述电源模块包括：1个AC/DC开关电源模块和多个独立的隔离稳压芯片，AC/DC开关电源模块的输入为220V工频电压，输出为5V直流电压，5V直流电压经过多个独立的隔离稳压芯片能够转换为1.8V、2.5V和3.3V的直流电压。
优选地，其中所述FPGA模块和嵌入式处理模块通过接插件上下嵌套连接。
本发明的实施例的用于直流互感器和合并单元校验的FT3协议解析方法500与本发明的另一个实施例的用于直流互感器和合并单元校验的FT3协议解析装置200相对应，在此不再赘述。
已经通过参考少量实施方式描述了本发明。然而，本领域技术人员所公知的，正如附带的专利权利要求所限定的，除了本发明以上公开的其他的实施例等同地落在本发明的范围内。
通常地，在权利要求中使用的所有术语都根据他们在技术领域的通常含义被解释，除非在其中被另外明确地定义。所有的参考“一个/所述/该[装置、组件等]”都被开放地解释为所述装置、组件等中的至少一个实例，除非另外明确地说明。这里公开的任何方法的步骤都没必要以公开的准确的顺序运行，除非明确地说明。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者等同替换，而未脱离本发明精神和范围的任何修改或者等同替换，其均应涵盖在本发明的权利要求保护范围之内。
Claims (18)
1.一种用于直流互感器和合并单元校验的FT3协议解析装置，其特征在于，所述装置包括：相连接的FPGA单元和嵌入式处理单元，所述FPGA单元包括：ST收发模块和FPGA模块，所述嵌入式处理单元包括：嵌入式处理模块和以太网收发模块；
所述ST收发模块，与所述FPGA模块相连接，用于将接收的直流互感器或直流合并单元输出的FT3协议的光数字信号转换成电数字信号；
所述FPGA模块，与所述嵌入式处理模块相连接，用于对从ST收发模块接收的FT3协议的电数字信号进行实时解析，获取FT3解析数据；
所述嵌入式处理模块，与所述以太网收发模块相连接，用于利用TCP/IP协议栈将所述FT3解析数据组帧为TCP/IP协议数据包；
所述以太网收发模块，用于将所述TCP/IP协议数据包通过以太网接口输出。
2.根据权利要求1所述的装置，其特征在于，所述FPGA模块，对从ST收发模块接收的FT3协议的电数字信号进行实时解析，获取FT3解析数据，包括：
在秒脉冲同步信号的上升沿接收ST收发模块发送的FT3协议的电数字信号，识别所述FT3协议的电数字信号的编码方式和波特率，并根据识别出的编码方式和波特率进行解析，以获取FT3解析数据，并将FT3解析数据添加时标信号后输出至嵌入式处理模块；其中，根据接收的FT3协议的电数字信号中的脉冲宽度进行曼切斯特编码方式和波特率的识别，根据误码率检测方法进行Uart编码方式和波特率的识别。
3.根据权利要求1所述的装置，其特征在于，所述FPGA单元还包括：
时钟同步模块，与所述FPGA模块相连接，用于通过晶体振荡器产生高频时钟信号并传输到所述FPGA模块；用于接收FPG模块发送的秒脉冲同步信号；
所述FPGA模块，用于对所述高频时钟信号进行分频处理，以获取所述秒脉冲同步信号，并根据所述秒脉冲同步信号触发进行FT3协议的电数字信号的解析。
4.根据权利要求1所述的装置，其特征在于，所述TCP/IP协议数据包中还包括：采样点数、报文长度、帧中断判断标志位、TCP序号和错误读数信息。
5.协议解析装置根据权利要求1所述的装置，其特征在于，所述装置还包括：
所述以太网收发模块，用于将接收的TCP/IP协议数据发送至所述嵌入式处理模块；
所述嵌入式处理模块，用于对所述TCP/IP协议数据进行解析，以获取TCP/IP解析数据；其中，所述TCP/IP解析数据包括：待发送数据、编码方式和波特率；
所述FPGA模块，用于根据所述编码方式和波特率对所述待发送数据进行组帧，并编码生成FT3协议的电数字信号；
所述ST收发模块，用于将所述FT3协议的电数字信号转换为光数字信号，以输入到直流合并单元进行误差校验。
6.根据权利要求5所述的装置，其特征在于，所述装置还包括：
上位机，与所述以太网收发模块相连接，用于通过以太网收发模块发送控制指令至FPGA模块，以控制FPGA模块进行编码。
7.根据权利要求1所述的装置，其特征在于，所述装置还包括：
显示模块，用于显示数据转换装置的IP地址，便于上位机通过IP地址实现数据转换装置的参数配置和FPGA模块的编码控制；用于FT3数字协议的全通道波形显示。
8.根据权利要求1所述的装置，其特征在于，所述装置还包括：
电源模块，用于为数据转换装置提供工作电源；其中，所述电源模块包括：1个AC/DC开关电源模块和多个独立的隔离稳压芯片，AC/DC开关电源模块的输入为220V工频电压，输出为5V直流电压，5V直流电压经过多个独立的隔离稳压芯片能够转换为1.8V、2.5V和3.3V的直流电压。
9.根据权利要求1所述的装置，其特征在于，所述FPGA模块和嵌入式处理模块通过接插件上下嵌套连接。
10.一种使用如权利要求1-9中任一项所述的装置进行FT3协议解析的方法，其特征在于，所述方法包括：
ST收发模块将接收的直流互感器或直流合并单元输出的FT3协议的光数字信号转换成电数字信号；
FPGA模块对从ST收发模块接收的FT3协议的电数字信号进行实时解析，获取FT3解析数据；
嵌入式处理模块利用TCP/IP协议栈将所述FT3解析数据组帧为TCP/IP协议数据包；
以太网收发模块将所述TCP/IP协议数据包通过以太网接口输出。
11.根据权利要求10所述的方法，其特征在于，所述FPGA模块对从ST收发模块接收的FT3协议的电数字信号进行实时解析，获取FT3解析数据，包括：
在秒脉冲同步信号的上升沿接收ST收发模块发送的FT3协议的电数字信号，识别所述FT3协议的电数字信号的编码方式和波特率，并根据识别出的编码方式和波特率进行解析，以获取FT3解析数据，并将FT3解析数据添加时标信号后输出至嵌入式处理模块；其中，根据接收的FT3协议的电数字信号中的脉冲宽度进行曼切斯特编码方式和波特率的识别，根据误码率检测方法进行Uart编码方式和波特率的识别。
12.根据权利要求10所述的方法，其特征在于，所述方法还包括：
时钟同步模块通过晶体振荡器产生高频时钟信号并传输到所述FPGA模块；
FPGA模块对所述高频时钟信号进行分频处理，以获取所述秒脉冲同步信号，根据所述秒脉冲同步信号触发进行FT3协议的电数字信号的解析；将秒脉冲同步信号发送至时钟同步模块。
13.根据权利要求10所述的方法，其特征在于，所述TCP/IP协议数据包中还包括：采样点数、报文长度、帧中断判断标志位、TCP序号和错误读数信息。
14.据权利要求10所述的方法，其特征在于，所述方法还包括：
以太网收发模块将接收的TCP/IP协议数据发送至嵌入式处理模块；
嵌入式处理模块对所述TCP/IP协议数据进行解析，以获取TCP/IP解析数据；其中，所述TCP/IP解析数据包括：待发送数据、编码方式和波特率；
FPGA模块根据所述编码方式和波特率对所述待发送数据进行组帧，并编码生成FT3协议的电数字信号；
ST收发模块将所述FT3协议的电数字信号转换为光数字信号，以输入到直流合并单元进行误差校验。
15.根据权利要求14所述的方法，其特征在于，所述方法还包括：
上位机通过以太网收发模块发送控制指令至FPGA模块，以控制FPGA模块进行编码。
16.根据权利要求10所述的方法，其特征在于，所述方法还包括：
显示模块显示数据转换装置的IP地址，进行FT3数字协议的全通道波形显示；上位机通过IP地址实现数据转换装置的参数配置和FPGA模块的编码控制。
17.根据权利要求10所述的方法，其特征在于，所述方法还包括：
利用电源模块为数据转换装置提供工作电源；其中，所述电源模块包括：1个AC/DC开关电源模块和多个独立的隔离稳压芯片，AC/DC开关电源模块的输入为220V工频电压，输出为5V直流电压，5V直流电压经过多个独立的隔离稳压芯片能够转换为1.8V、2.5V和3.3V的直流电压。
18.根据权利要求10所述的方法，其特征在于，所述FPGA模块和嵌入式处理模块通过接插件上下嵌套连接。
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| WO2024164165A1 (zh) * | 2023-02-08 | 2024-08-15 | 云南电网有限责任公司电力科学研究院 | 数模一体电压互感器校验系统 |
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