CN111682003A - 包括具有竖向贯通连接件的部件的部件承载件 - Google Patents

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Abstract

本发明涉及一种部件承载件(1)及制造该部件承载件的方法。部件承载件(1)包括：具有至少一个导电层结构(3)和/或至少一个电绝缘层结构(4、5)的叠置件(2)、嵌入在该叠置件(2)中的部件(6)、以及在部件的两个相反的主表面(8、9)之间延伸并延伸穿过该部件的至少一个竖向贯通连接件(7)。

Description

包括具有竖向贯通连接件的部件的部件承载件
技术领域
本发明涉及一种部件承载件，该部件承载件包括具有竖向贯通连接件的部件，并且涉及一种制造该部件承载件的方法。
现有技术
图2示出了根据现有技术的部件承载件100的剖视图。部件承载件100包括具有导电层结构70和电绝缘层结构40的叠置件20。导电层结构70包括延伸穿过电绝缘层结构40的通孔(导通孔)。部件60嵌入叠置件20中。特别是在3D封装应用中，其中许多部件在水平和竖向方向上集成在两个或更多个电绝缘层中，即它们被连接以形成三维集成电路，存在将嵌入式封装件从该封装件的顶部连接到底部侧的基本问题。在标准ECP(嵌入式部件封装)封装模型中，连接件必须从部件的密集信号区域外布线，然后进一步布线回到封装件的另一侧。然而，仍然可以提高这种部件承载件的密度。
发明内容
本发明的一个目的是提供一种部件承载件及制造该部件承载件的方法，通过该制造方法可以提高该部件承载件的密度。
为了实现上面定义的目的，提供了一种根据本发明的部件和制造该部件的方法。
根据本发明的示例性实施方式，提供了一种部件承载件。部件承载件包括具有至少一个导电层结构和/或至少一个电绝缘层结构的叠置件、嵌入在该叠置件中的部件、以及在该部件的两个相反的主表面之间延伸并延伸穿过该部件的至少一个竖向贯通连接件。该竖向贯通连接件可以是所谓的贯通硅通孔(TSV)。
根据本发明的另一示例性实施方式，提供了一种制造部件承载件的方法。该方法包括：形成叠置件，该叠置件包括至少一个导电层结构和/或至少一个电绝缘层结构；将部件嵌入该叠置件中；以及形成至少一个竖向贯通连接件，该竖向贯通连接件在该部件的两个相反的主表面之间延伸并延伸穿过该部件。
可以在部件承载件的主连接侧上实现密度的降低。例如在ECP(嵌入式部件封装)封装件中，通过电绝缘层结构中的激光通孔，即通过叠置在竖向贯通连接件顶部上的直接的激光通孔，可以进一步增强该优点。因此，可以实现对整个封装的连接件的直接配合作用。因此，通过最小的投资提供新的能力。
在本申请的上下文中，术语“部件承载件”可以特别地表示能够在其上和/或其中容纳一个或多个部件以提供机械支撑和/或电连接的任何支撑结构。换句话说，部件承载件可以被构造为用于部件的机械和/或电子承载件。特别地，部件承载件可以是印刷电路板、有机中介层和IC(集成电路)基板中的一者。部件承载件也可以是组合上述类型的部件承载件中的不同部件承载件的混合板。
在一个实施方式中，部件承载件包括至少一个电绝缘层结构和至少一个导电层结构的叠置件。例如，部件承载件可以是所述(一个或多个)电绝缘层结构和(一个或多个)导电层结构的层压件，特别是通过施加机械压力和/或热能形成的。所提到的叠置件可以提供能够为其他部件提供大的安装表面并且仍然是非常薄且紧凑的板状部件承载件。术语“层结构”可以特别地表示连续层、图案化层或共同平面内的多个非连续岛(岛状区)。
在一个实施方式中，部件承载件成形为板。这有助于紧凑的设计，其中部件承载件仍然为在该部件承载件上安装部件提供了大的基底。此外，特别是作为嵌入式电子部件的示例的裸管芯，得益于其较小的厚度，可以被方便地嵌入薄板中诸如印刷电路板中。
在一个实施方式中，部件承载件被构造为由印刷电路板、基板(特别是IC基板)和中介层组成的组中的一者。
在本申请的上下文中，术语“印刷电路板”(PCB)可以特别地表示板状的部件承载件，其通过将若干导电层结构与若干个电绝缘层结构层压而形成，例如通过施加压力和/或通过供应热能。作为PCB技术的优选材料，导电层结构由铜制成，而电绝缘层结构可包括树脂和/或玻璃纤维、所谓的预浸材料或半固化片材料或FR4材料。可以通过形成穿过层压件的贯通孔，例如通过激光打孔或机械打孔，并通过用导电材料(特别是铜)填充贯通孔，从而形成通孔作为贯通孔连接件，以期望的方式将各种导电层结构彼此连接。除了可以被嵌入印刷电路板中的一个或多个部件之外，印刷电路板通常被构造成用于在板状的印刷电路板的一个或两个相反的表面上容纳一个或多个部件。它们可以通过焊接连接到相应的主表面。PCB的电介质部分可以包括具有增强纤维(诸如玻璃纤维)的树脂。
在本申请的上下文中，术语“基板”可以特别地表示小部件承载件，该小部件承载件具有与待安装在该小部件承载件上的部件(特别是电子部件)基本相同的尺寸。更具体地，基板可以被理解为用于电连接或电网络的承载件以及与印刷电路板(PCB)相当的部件承载件，然而具有相当较高密度的横向和/或竖向布置的连接件。横向连接件例如是导电路径，而竖向连接件可以是例如打孔。这些横向和/或竖向连接件布置在基板内，并且可用于提供所容置的部件或未容置的部件(例如裸管芯)的电学、热学和/或机械方面的连接件，尤其是具有印刷电路板或中间印刷电路板的IC芯片的电学、热学和/或机械方面的连接件。因此，术语“基板”还包括“IC基板”。基板的介电部分可以包括具有增强颗粒(例如增强球，特别是玻璃球)的树脂。
基板或中介层可包括以下材料或由以下材料组成：至少一层的玻璃，硅(Si)或可光成像或可干蚀刻的有机材料如环氧基增强材料(诸如环氧基增强膜)，或聚合物复合物如聚酰亚胺、聚苯并恶唑或苯并环丁烯。
在一个实施方式中，该至少一个电绝缘层结构包括由树脂(诸如增强树脂或非增强树脂，例如环氧树脂或双马来酰亚胺-三嗪树脂)、氰酸酯、聚亚苯基衍生物、玻璃(特别是玻璃纤维、多层玻璃、类玻璃材料)、预浸材料(诸如FR-4或FR-5)、聚酰亚胺、聚酰胺、液晶聚合物(LCP)、环氧基增强材料、聚四氟乙烯(特氟隆)、陶瓷和金属氧化物组成的组中的至少一者。也可以使用增强材料，例如由玻璃(多层玻璃)制成的增强材料诸如网状物、纤维或球。尽管预浸材料，特别是FR4通常优选用于刚性PCB，但是也可以使用其他材料，特别是环氧基增强膜或可光成像介电材料。对于高频应用，可在部件承载件中施用高频材料，诸如聚四氟乙烯、液晶聚合物和/或氰酸酯树脂、低温共烧陶瓷(LTCC)或其他的低DK材料、极低DK材料或超低DK材料作为电绝缘层结构。
在一个实施方式中，导电层结构中的至少一个包括由铜、铝、镍、银、金、钯和钨组成的组中的至少一者。尽管铜通常是优选的，但是其他材料或涂覆形式也是可能的，特别是涂覆有超导材料诸如石墨烯。
至少一个部件可以选自由非导电嵌体、导电嵌体(诸如金属嵌体，优选地包括铜或铝)、传热单元(例如热管)、光导元件(例如光波导或光导体连接件)、电子部件或它们的组合所组成的组。例如，部件可以是有源电子部件、无源电子部件、电子芯片、存储设备(例如DRAM或其他数据存储器)、滤波器、集成电路、信号处理组件、功率(动力)管理部件、光电接口元件、发光二极管、光电耦合器、电压转换器(例如DC/DC转换器或AC/DC转换器)、密码部件、发射器和/或接收器、机电换能器、传感器、致动器、微机电系统(MEMS)、微处理器、电容器、电阻器、电感、电池、开关、相机、天线、逻辑芯片和能量采集单元。然而，其他部件可以嵌入在部件承载件中。例如，磁性元件可用作部件。这种磁性元件可以是永磁元件(诸如铁磁元件、反铁磁元件、多铁性元件或亚铁磁元件，例如铁氧体芯)或可以是顺磁元件。然而，部件也可以是基板、中介层或另外的部件承载件，例如在板中板构型中。部件可以被表面安装在部件承载件上和/或可以嵌入部件承载件内部。此外，其他部件，特别是那些产生和发射电磁辐射和/或对于从环境传播的电磁辐射敏感的部件，也可以作为部件使用。
在一个实施方式中，部件承载件是层压型部件承载件。在这样的实施例中，部件承载件是通过施加压力和/或热量而叠置并连接在一起的多层结构的复合物。
在一个实施方式中，竖向贯通连接件连接到被布置成与部件的两个相反的主表面的第一主表面相邻的至少一个电绝缘层结构中的第一通孔。竖向贯通连接还可以连接到被布置成与部件的第二主表面相邻的第二电绝缘层结构中的第二通孔，部件的第二主表面与部件的第一主表面相反。第一通孔和/或第二通孔可以是所谓的贯通模通孔(TMV)。因此，可以以低成本制造复杂的部件承载件。
在一个实施方式中，竖向贯通连接件与第一通孔和第二通孔中的至少一者对准，从而可以形成贯通整个部件承载件的连接件。或者，如果竖向贯通连接件仅对准第一通孔或仅对准第二通孔，则可以形成盲孔。可以省略第一通孔或第二通孔之一。
在一个实施方式中，部件承载件的接触部具有第一间距，并且部件的接触部具有第二间距，其中第一间距基本上等于第二间距。因此，部件承载件可以具有类似于部件的相同的密度间距。
在一个实施方式中，该部件还包括至少在部件的两个相反的主表面之一上的活性硅层。活性硅层可以对竖向贯通连接件和通孔之间提供互连。
在一个实施方式中，提供复数的N个通孔，并且活性硅层将至少一个竖向贯通连接件连接到n个通孔，其中提供n<N；和/或提供复数的M个竖向贯通连接件，并且活性硅层将至少一个通孔连接到m个竖向贯通连接件，其中m<M。
在一个实施方式中，竖向贯通连接件在上端和/或下端处连接至少一个铜填充的激光通孔(特别是成阵列的叠置的铜填充的激光通孔)。因此，可以以低成本制造复杂的部件承载件。在一个实施方式中，至少一个铜填充的激光通孔可以具有相对于竖向贯通连接件的轴线偏移的轴线。在一个实施方式中，互连的叠置的铜填充的激光通孔的轴线可以以交错的方式彼此之间相互偏移，特别是基本上在相同的方向上。例如，这可以通过产生更多的应力减小边缘以及通过增加用于散热的表面来改善部件承载件的稳定性。有利地，交错具有增加稳定性和散热的效果，同时仍保持或建立非常密集的线和空间以及低的占地面积(footprint)。
或者，可以通过直接接触来接触竖向贯通连接件而不是激光通孔。
在一个实施方式中，竖向贯通连接件是嵌体。由此，可以省略镀覆步骤，从而可以降低制造成本。此外，嵌体可以改善部件的散热。
在一个实施方式中，通过蚀刻，特别是通过离子蚀刻，形成至少一个竖向贯通连接件。
在一个实施方式中，通过机械打孔和激光打孔中的至少一种形成该至少一个竖向贯通连接件。
竖向贯通连接件和通孔可以通过相同的制造技术并在相同的制造步骤中形成。
在一个实施方式中，部件承载件还包括以下特征中的至少一者：该部件是半导体部件和硅芯片中的至少一种。
在一个实施方式中，该方法包括在被布置成与部件的两个相反的主表面的一个主表面相邻的该至少一个电绝缘层结构中形成第一通孔，其中第一通孔连接到该竖向贯通连接件。该方法还可以包括在被布置成与部件的第二主表面相邻的第二电绝缘层结构中形成第二通孔，部件的第二主表面与部件的第一主表面相反，其中第二通孔连接到该竖向贯通连接件。
在一个实施方式中，该方法还包括形成与第一通孔和第二通孔中的至少一者对准的竖向贯通连接件，从而可以形成贯通整个部件承载件的连接件。
在一个实施方式中，该方法还包括至少在部件的两个相反的主表面之一上设置活性硅层。
在该方法的一个实施方式中，形成多个(N个)通孔，并且活性硅层将至少一个竖向贯通连接件连接到n个通孔，其中n<N；和/或形成多个(M个)竖向贯通连接件，并且活性硅层将至少一个通孔连接到m个竖向贯通连接件，其中m<M。
在该方法的一个实施方式中，竖向贯通连接件在上端和/或下端处连接至少一个铜填充的激光通孔(特别是成阵列的叠置的铜填充的激光通孔)。至少一个铜填充的激光通孔可以具有相对于竖向贯通连接件的轴线偏移的轴线。互连的叠置的铜填充的激光通孔的轴线可以以交错的方式彼此偏移，特别是基本上在相同的方向上。
或者，可以通过直接接触来接触竖向贯通连接件而不是激光通孔。
在一个实施方式中，该方法还包括将嵌体布置到部件中以形成竖向贯通连接件。
在该方法的一个实施方式中，通过蚀刻，特别是通过离子蚀刻，形成至少一个竖向贯通连接件。
在该方法的一个实施方式中，通过机械打孔和激光打孔中的至少一种形成该至少一个竖向贯通连接件。
可以设想到，该竖向贯通连接件和第一通孔和/或第二通孔是通过相同的技术制造的，即通过蚀刻、激光打孔或机械打孔。此外，可以想到的是，竖向贯通连接件和第一通孔和/或第二通孔然后在相同的制造步骤中制造。由此，可以有利于制造工艺并且降低部件承载件的制造成本。
通过以下描述的实施方式的示例中可以明显看出上面定义的方面和本发明的其他方面，并且参考这些实施方式的示例进行解释。
附图说明
图1示出了根据本发明示例性实施方式的部件承载件的剖视图。
图2示出了根据现有技术的部件承载件的剖视图。
具体实施方式
附图中的图示是示意性的。在不同的附图中，相似或相同的元件具有相同的附图标记。
在参考附图之前，将更详细地描述示例性实施方式，将基于本发明的已经开发的示例性实施方式来总结一些基本考虑因素。
根据示例性实施方式，纳米涂层结构可以用于部件承载件技术，特别是作为干式粘合结构。实现这种表面构型的粘合层也可以表示为壁虎式膜(gecko film)。这种表面的粘合效果可以基于范德华力。描述性地说，可以通过这种构思形成多个低维度吸盘。根据本发明的示例性实施方式，对于由于在表面上的纳米结构和/或微米结构(微结构)的相应构型而具有特定粘合特性的嵌入和/或表面安装应用提供了可靠的基板和/或结构化材料。示例性实施方式的优点在于，可以以低材料消耗、低生产成本、小污染风险和高工艺可靠性获得所提及的表面粘合特性的可调节性。
在一个实施方式中，所提及的材料可以用作嵌入技术中的部件放置的支撑件。与取决于温度和时间的传统胶带系统相比，示例性实施方式使用支撑件(可以是刚性的或挠性的)或PCB元件(诸如芯、预浸材料、铜箔等)的表面，该表面展示了因得益于纳米结构和/或微米结构、范德瓦尔斯吸引力、壁虎效应、高抓地力，并且该表面是干燥的，并因此该表面可以被清洁并重复使用。具有纳米结构和/或微米结构的片材也可容纳在最终产品中。当部件被用于嵌入构思时，可以将部件放置在干燥表面上并且可以在部件层压之前通过弱结合(例如范德华力、壁虎效应、高抓地力值)将部件保持在适当位置。
这种结构允许在部件和保持基板之间获得干燥的相互作用。不需要额外的液体粘合剂。这具有干燥的相互作用的优点，并且降低了来自于基板的污染的风险。
图1示出了根据本发明示例性实施方式的部件承载件1的剖视图。部件承载件1成形为板；部件承载件1可以被构造为由印刷电路板、基板和中介层组成的组中的一者。部件承载件1可以被构造为层压型部件承载件。
部件承载件1包括叠置件2，该叠置件包括导电层结构3和电绝缘层结构4、5。
导电层结构3主要包括后面描述的通孔10、11。部件承载件1的导电层结构3可以包括由铜、铝、镍、银、金、钯和钨组成的组中的至少一者，任何所提及的材料可选地涂覆有超导材料，诸如石墨烯；
电绝缘层结构4、5可以包括由树脂(特别是增强树脂或非增强树脂，例如环氧树脂或双马来酰亚胺-三嗪树脂)、FR-4、FR-5、氰酸酯、聚亚苯基衍生物、玻璃、预浸材料、聚酰亚胺、聚酰胺、液晶聚合物、环氧基增强膜、聚四氟乙烯、陶瓷和金属氧化物组成的组中的至少一者。
部件6嵌入叠置件2中。部件6可以是半导体部件和硅芯片中的至少一者。部件6可以选自由电子部件、非导电嵌体和/或导电嵌体、传热单元、光导元件、能量收集单元、有源电子部件、无源电子部件、电子芯片、存储装置、滤波器、集成电路、信号处理部件、功率管理部件、光电接口元件、电压转换器、密码部件、发射器和/或接收器、机电换能器、致动器、微机电系统、微处理器、电容器、电阻器、电感、蓄电池、开关、相机、天线、磁性元件、另外的部件承载件以及逻辑芯片组成的组。
芯16设置在电绝缘层结构4、5中。芯16支持来自部件6的热传递并避免部件承载件1的翘曲。
在部件承载件1中，多个竖向贯通连接件7在部件6的两个相反的主表面8、9之间延伸并延伸穿过部件6。竖向贯通连接件7可以是被称为贯通硅通孔(TSV)。竖向贯通连接件7可以包括导电或导热材料，诸如铜、铝、银、金等。竖向贯通连接件7可以是实心的或中空的，诸如管道。竖向贯通连接件7可以具有导电和/或导热的功能，以实现来自部件6的热传递。
竖向贯通连接件7连接到绝缘层结构4中的通孔10、11，该绝缘层结构布置成与部件6的相应的相反的主表面8、9相邻。通孔10、11可以是所谓的贯通模通孔(TMV)。更详细地，竖向贯通连接件7连接到第一电绝缘层结构4中的第一通孔10，第一电绝缘层结构4布置成与部件6的第一(底部)主表面8相邻，并且竖向贯通连接件7连接到第二电绝缘层结构5中的第二通孔11，第二电绝缘层结构5布置成与部件6的第二(上部)主表面9相邻，其中部件6的第二主表面9与部件6的第一主表面8相反。芯16夹在第一电绝缘层结构和第二电绝缘层结构4、5之间。
竖向贯通连接件7与第一通孔和第二通孔10、11对准，从而形成贯通整个部件承载件1的贯通连接件。更详细地，竖向贯通连接件7与通孔10、11一起在部件承载件1的两个相反的主表面之间形成多个贯通连接件。
第一通孔和第二通孔10、11可以是铜填充的激光通孔10、11，特别是成阵列的叠置的铜填充的激光通孔10、11。换句话说，竖向贯通连接件7在其上端处并且在其下端处连接到铜填充的激光通孔10、11，特别是成阵列的叠置的铜填充的激光通孔10、11。叠置的铜填充的激光通孔10、11延伸穿过叠置件2，叠置件2包括一个接一个彼此叠置的多个第一电绝缘层结构4、并且包括一个接一个彼此叠置的多个第二电绝缘层结构5。由此，可以以低成本有效地制造复杂且高密度的部件承载件1。
在另一个实施方式(未示出)中，叠置的铜填充的激光通孔10、11中的至少一些可以具有相对于互连的竖向贯通连接件7的纵向轴线偏移的纵向轴线。在另一个实施方式(未示出)中，互连的叠置的铜填充的激光通孔10、11的纵向轴线可以以交错的方式相对于彼此偏移，特别是在大体相同的方向上。例如，这可以通过产生更多的应力减小边缘以及通过增加用于散热的表面来改善部件承载件的稳定性。有利地，交错具有增加的稳定性和散热的效果，同时仍保持或建立非常密集的线和空间以及低的占地面积。
第一电绝缘层结构和第二电绝缘层结构4、5中的每一个可以由介电材料形成。在施加一个电绝缘层结构4、5之后，通过激光打孔在该电绝缘层结构4、5中钻出多个孔。打孔之后，用导电或导热材料诸如铜或铝来完全地或部分地镀覆孔，使得相应的电绝缘层结构4、5被图案化。重复这些步骤，使得叠置件2形成成阵列的叠置的铜填充的激光通孔10、11。
或者，可以通过直接接触来接触竖向贯通连接件7而不是激光通孔10、11。
部件承载件1的接触部13具有第一间距，并且部件6的接触部14具有第二间距，其中第一间距等于第二间距。因此，部件承载件1可以具有与部件6相同密度的间距。
活性硅层15布置在部件6的底部主表面8处。从图1的示例性实施方式可以看出，总共有九个第一通孔10从部件6的底部主表面8延伸。至少一个竖向贯通连接件7通过活性硅层15连接到七个第一通孔10。通常，提供复数的N个第一通孔10，并且活性硅层15将至少一个竖向贯通连接件7连接到n个通孔10，其中n<N。
如可以进一步从图1的示例性实施方式中获得的，存在四个竖向贯通连接件7。第一通孔10中的至少一个通过活性硅层15连接到三个竖向贯通连接件7。通常，提供复数的M个竖向贯通连接件7，并且活性硅层15将至少一个通孔10、11连接到m个竖向贯通连接件7，其中m<M。
每个竖向贯通连接件7可以是嵌体，特别是铜或铝嵌体、或铜或铝硬币式嵌体。嵌体可以是热管道。嵌体通常是预先制备的固体。将制备的嵌体仅插入部件6内的孔中。有利地，可以通过从部件承载件1的一个主表面到部件承载件1的另一个主表面的热传递来实现部件承载件1的热点冷却。
竖向贯通连接件7可以通过蚀刻，特别是通过离子蚀刻而形成。或者，竖向贯通连接件7可以通过机械打孔和激光打孔中的至少一种来形成。可以想到，竖向贯通连接件7和第一通孔10和/或第二通孔11是通过相同的技术制造的，即通过蚀刻、激光打孔或机械打孔。此外，可以想到的是，竖向贯通连接件7和第一通孔10和/或第二通孔11然后在相同的制造步骤中制造。
以下实施方式或修改是可能的：
-在部件6的两个相反的主表面8、9中的至少一个上或该主表面中的至少一个处，可以布置导电桥，导电桥将部件6的接触部14连接到不与该接触部14竖向对准的竖向贯通连接件7。导电桥可以是水平的铜层。由此，可以改变叠置件2中的密度。
-在部件承载件1的两个相反的主表面中的至少一个上或该主表面中的至少一个处，可以布置导电桥，导电桥将部件承载件1的接触部13连接到不与该接触部13竖向对准的竖向贯通连接件7。导电桥可以是水平的铜层。
-所示实施方式的竖向贯通连接件7完全由导电或导热材料诸如铜、铝等镀覆或由导电或导热材料诸如铜、铝等填充。在一个变型中，竖向贯通连接件可以由导电或导热材料镀覆而不完全填满。因此，竖向贯通连接件是中空竖向贯通连接件。
-部件6可以具有有源输出件(有源接触部14)，其布置在部件6的两个相反的主表面8、9中的仅一者上。来自这些输出件的信号可以通过竖向贯通连接件7而布线到部件6的两个相反的主表面8、9的另一个主表面。
-在所示实施方式中，竖向贯通连接件7与第一通孔和第二通孔10、11一起形成穿过整个部件承载件1延伸的孔。在一个变型中，竖向贯通连接件7可以与第一通孔和第二通孔10、11中的至少一者一起形成盲孔或埋孔(buried via)。
-在所示实施方式中，第一间距基本上等于第二间距。在一个变型中，成阵列的叠置的铜填充的激光通孔10、11可以在叠置件2中形成再分布层。
-在所示实施方式中，竖向贯通连接件7包括固体材料诸如铜。在一个变型中，竖向贯通连接件7可以包含糊状材料或者是糊状材料，诸如浆糊或凝胶。
应当注意，术语“包括”或“包含”不排除其他元件或步骤，并且“一种”或“一”不排除复数。还可以组合关于不同实施方式描述的元件。
还应注意，权利要求中的附图标记不应被解释为对权利要求的范围的限制。
本发明的实现方式不限于图中所示和上面描述的优选实施方式。相反，即使在基本上不同的实施方式的情况下，也可以存在使用所示的解决方案和根据本发明的原理的多种变型。

Claims (26)

1.一种部件承载件(1)，其中，所述部件承载件(1)包括：
叠置件(2)，所述叠置件包括至少一个导电层结构(3)和/或至少一个电绝缘层结构(4、5)；
部件(6)，所述部件被嵌入所述叠置件(2)中；和
至少一个竖向贯通连接件(7)，所述竖向贯通连接件在所述部件(6)的两个相反的主表面(8、9)之间延伸并延伸穿过所述部件(6)。
2.根据前一权利要求所述的部件承载件(1)，其中，
所述竖向贯通连接件(7)连接到被布置成与所述部件(6)的所述两个相反的主表面(8、9)中的第一主表面(8)相邻的所述至少一个电绝缘层结构(4)中的第一通孔(10)。
3.根据前一权利要求所述的部件承载件(1)，其中，
所述竖向贯通连接件(7)还连接到被布置成与所述部件(6)的第二主表面(9)相邻的第二电绝缘层结构(5)中的第二通孔(11)，所述部件(6)的所述第二主表面(9)与所述部件(6)的第一主表面(8)相反。
4.根据前述权利要求2和3中的任一项所述的部件承载件(1)，其中，
所述竖向贯通连接件(7)与所述第一通孔(10)和所述第二通孔(11)中的至少一者对准。
5.根据前述权利要求中的任一项所述的部件承载件(1)，其中，
所述部件承载件(1)的接触部(13)具有第一间距，并且所述部件(6)的接触部(14)具有第二间距，其中所述第一间距基本上等于所述第二间距。
6.根据前述权利要求中的任一项所述的部件承载件(1)，还包括：
至少设置在所述部件(6)的所述两个相反的主表面(8、9)中的一个主表面上的活性硅层(15)。
7.根据前述权利要求2至4中的任一项以及前一权利要求所述的部件承载件(1)，其中，
设置有复数的N个通孔(10、11)，并且所述活性硅层(15)将至少一个竖向贯通连接件(7)连接到n个通孔(10、11)，其中n<N；和/或
设置有复数的M个竖向贯通连接件(7)，并且所述活性硅层(15)将至少一个通孔(10、11)连接到m个竖向贯通连接件(7)，其中m<M。
8.根据前述权利要求中的任一项所述的部件承载件(1)，其中，
所述竖向贯通连接件(7)在上端处和/或在下端处连接至少一个铜填充的激光通孔(10、11)，特别是成阵列的叠置的铜填充的激光通孔(10、11)。
9.根据前一权利要求所述的部件承载件(1)，其中，
所述至少一个铜填充的激光通孔(10、11)具有相对于所述竖向贯通连接件(7)的轴线偏移的轴线。
10.根据权利要求8和9中的任一项所述的部件承载件(1)，其中，
互连的叠置的铜填充的激光通孔(10、11)的轴线以交错的方式彼此偏移，特别是在基本上相同的方向上。
11.根据前述权利要求中的任一项所述的部件承载件(1)，其中，
所述竖向贯通连接件(7)是嵌体。
12.根据前述权利要求中的任一项所述的部件承载件(1)，其中，
至少一个竖向贯通连接件(7)是通过蚀刻、特别是通过离子蚀刻形成的。
13.根据前述权利要求中的任一项所述的部件承载件(1)，其中，
所述至少一个竖向贯通连接件(7)是通过机械打孔和激光打孔中的至少一种形成的。
14.根据前述权利要求中的任一项所述的部件承载件，包括以下特征中的至少一者：
部件(6)是半导体部件和硅芯片中的至少一者；
部件承载件(1)包括至少一个部件，所述至少一个部件被表面安装在所述部件承载件上和/或被嵌入所述部件承载件中，其中，所述至少一个部件特别地选自由电子部件、非导电嵌体和/或导电嵌体、传热单元、光导元件、能量收集单元、有源电子部件、无源电子部件、电子芯片、存储装置、滤波器、集成电路、信号处理部件、功率管理部件、光电接口元件、电压转换器、密码部件、发射器和/或接收器、机电换能器、致动器、微机电系统、微处理器、电容器、电阻器、电感、蓄电池、开关、相机、天线、磁性元件、另外的部件承载件以及逻辑芯片组成的组；
其中，所述部件承载件的所述至少一个导电层结构(3)包括由铜、铝、镍、银、金、钯和钨组成的组中的至少一者，所提及的材料中的任一材料可选地涂覆有超导材料，诸如石墨烯；
其中，所述至少一个电绝缘层结构(4、5)包括由树脂；特别是增强树脂或非增强树脂，例如环氧树脂或双马来酰亚胺-三嗪树脂；FR-4；FR-5；氰酸酯；聚亚苯基衍生物；玻璃；预浸材料；聚酰亚胺；聚酰胺；液晶聚合物；环氧基增强膜；聚四氟乙烯；陶瓷和金属氧化物组成的组中的至少一者；
其中，所述部件承载件(1)被成形为板；
其中，所述部件承载件(1)被构造为由印刷电路板、基板和中介层组成的组中的一者；
其中，所述部件承载件(1)被构造为层压型部件承载件。
15.一种制造部件承载件(1)的方法，其中，所述方法包括：
形成叠置件(2)，所述叠置件包括至少一个导电层结构(3)和/或至少一个电绝缘层结构(4、5)；
将部件(6)嵌入所述叠置件(2)中；和
形成至少一个竖向贯通连接件(7)，所述竖向贯通连接件在所述部件(6)的两个相反的主表面(8、9)之间延伸并延伸穿过所述部件(6)。
16.根据前一权利要求所述的方法，还包括：
在被布置成与所述部件(6)的所述两个相反的主表面(8、9)的一个主表面(8)相邻的所述至少一个电绝缘层结构(4)中形成第一通孔(10)，其中，所述第一通孔(10)连接到所述竖向贯通连接件(7)。
17.根据前述权利要求所述的方法，还包括：
在被布置成与所述部件(6)的第二主表面(9)相邻的第二电绝缘层结构(5)中形成第二通孔(11)，所述部件(6)的所述第二主表面(9)与所述部件(6)的所述第一主表面(8)相反，其中，所述第二通孔(11)与所述竖向贯通连接件(7)连接。
18.根据前述权利要求16和17中的任一项所述的方法，还包括：
形成所述竖向贯通连接件(7)，所述竖向贯通连接件与所述第一通孔和所述第二通孔(10、11)中的至少一者对准。
19.根据前述权利要求15至18中的任一项所述的方法，还包括：
至少在所述部件(6)的所述两个相反的主表面(8、9)中的一个主表面上设置活性硅层(15)。
20.根据权利要求15和前一权利要求所述的方法，其中，
形成复数的N个通孔(10、11)，并且所述活性硅层(15)将至少一个竖向贯通连接件(7)连接到n个通孔(10、11)，其中n<N；和/或
形成复数的M个竖向贯通连接件(7)，并且所述活性硅层(15)将至少一个通孔(10、11)连接到m个竖向贯通连接件(7)，其中m<M。
21.根据前述权利要求15至20中的任一项所述的方法，其中，
所述竖向贯通连接件(7)在上端处和/或在下端处连接至少一个铜填充的激光通孔(10、11)，特别是成阵列的叠置的铜填充的激光通孔(10、11)。
22.根据前述权利要求所述的方法，其中，
所述至少一个铜填充的激光通孔(10、11)具有相对于所述竖向贯通连接件(7)的轴线偏移的轴线。
23.根据权利要求21和22中的任一项所述的方法，其中，
互连的叠置的铜填充的激光通孔(10、11)的轴线以交错的方式彼此偏移，特别是在基本上相同的方向上。
24.根据前述权利要求15至23中的任一项所述的方法，还包括：
将嵌体布置在所述部件中以形成所述竖向贯通连接件(7)。
25.根据前述权利要求15至24中的任一项所述的方法，其中，
通过蚀刻、特别是通过离子蚀刻来形成至少一个竖向贯通连接件(7)。
26.根据前述权利要求15至25中的任一项所述的方法，其中，
通过机械打孔和激光打孔中的至少一种来形成所述至少一个竖向贯通连接件(7)。
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Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030157748A1 (en) * 2002-02-20 2003-08-21 Kim Sarah E. Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US20080272465A1 (en) * 2007-05-04 2008-11-06 Stats Chippac, Ltd. Semiconductor Die with Through-Hole Via on Saw Streets and Through-Hole Via in Active Area of Die
US20100032827A1 (en) * 2008-08-06 2010-02-11 Unimicron Technology Corporation Package structure
US20110031633A1 (en) * 2009-08-05 2011-02-10 International Business Machines Corporation Air channel interconnects for 3-d integration
US20130058067A1 (en) * 2011-09-07 2013-03-07 Abraham F. Yee System with a high power chip and a low power chip having low interconnect parasitics
US20130075924A1 (en) * 2011-09-23 2013-03-28 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Stacked Vias Within Interconnect Structure for FO-WLCSP
CN104781932A (zh) * 2012-11-14 2015-07-15 高通股份有限公司 穿硅光学互连
US20170047312A1 (en) * 2015-08-13 2017-02-16 International Business Machines Corporation Packaging optoelectronic components and cmos circuitry using silicon-on-insulator substrates for photonics applications
CN108364921A (zh) * 2017-01-26 2018-08-03 奥特斯奥地利科技与系统技术有限公司 从嵌入有二极管的部件承载件的高效热移除
US20180288879A1 (en) * 2017-04-01 2018-10-04 At&S (China) Co. Ltd. Component Carrier and Manufacturing Method
CN108701672A (zh) * 2016-02-29 2018-10-23 斯莫特克有限公司 具有纳米结构能量存储装置的插入件

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030157748A1 (en) * 2002-02-20 2003-08-21 Kim Sarah E. Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US20080272465A1 (en) * 2007-05-04 2008-11-06 Stats Chippac, Ltd. Semiconductor Die with Through-Hole Via on Saw Streets and Through-Hole Via in Active Area of Die
US20100032827A1 (en) * 2008-08-06 2010-02-11 Unimicron Technology Corporation Package structure
US20110031633A1 (en) * 2009-08-05 2011-02-10 International Business Machines Corporation Air channel interconnects for 3-d integration
US20130058067A1 (en) * 2011-09-07 2013-03-07 Abraham F. Yee System with a high power chip and a low power chip having low interconnect parasitics
US20130075924A1 (en) * 2011-09-23 2013-03-28 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Stacked Vias Within Interconnect Structure for FO-WLCSP
CN104781932A (zh) * 2012-11-14 2015-07-15 高通股份有限公司 穿硅光学互连
US20170047312A1 (en) * 2015-08-13 2017-02-16 International Business Machines Corporation Packaging optoelectronic components and cmos circuitry using silicon-on-insulator substrates for photonics applications
CN108701672A (zh) * 2016-02-29 2018-10-23 斯莫特克有限公司 具有纳米结构能量存储装置的插入件
CN108364921A (zh) * 2017-01-26 2018-08-03 奥特斯奥地利科技与系统技术有限公司 从嵌入有二极管的部件承载件的高效热移除
US20180288879A1 (en) * 2017-04-01 2018-10-04 At&S (China) Co. Ltd. Component Carrier and Manufacturing Method

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