CN111680467A - 一种用于5g终端模拟器pdcch盲检测的fpga设计方法 - Google Patents

Abstract

本发明涉及一种用于5G终端模拟器PDCCH盲检测的FPGA设计方法，属于移动通信技术领域。该FPGA包括RAM写入模块、参数调配模块、盲检预处理模块、RAM读取模块、盲检处理模块和盲检结果输出模块。针对穷搜盲检测算法效率低的问题，本发明利用传统FPGA并行处理的特性，在FPGA实现上进行优化，最终可支持并行同时处理多个用户的PDCCH盲检测，有效提高PDCCH盲检测的效率，具有较强的现实意义。

Description

一种用于5G终端模拟器PDCCH盲检测的FPGA设计方法

技术领域

本发明属于移动通信技术领域，涉及一种用于5G终端模拟器PDCCH盲检测的FPGA设计方法。

背景技术

在人们体验如8K高清视频、云端游戏、虚拟现实等业务的背后，是流动着的海量数据，如何高效准确地处理庞大的数据量是5G系统面临的一大挑战，如何及时找到网络中出现的问题以及如何维护网络也是一大难题，针对这一难题，5G终端模拟器的研发应运而生，通过5G终端模拟器便可以对通信基站和终端进行测试与验证。而下行控制信道作为5G系统上下行资源调度的核心，承载着下行控制信息，终端成功检测获取到下行控制信息是保障系统性能充分发挥的关键。

为充分利用上下行链路控制区域的资源及减少空口信令开销，基站向UE端发送PDCCH时，并不会通知UE关于PDCCH承载的下行控制信息(Downlink Control Information，DCI)格式类型，及DCI占用的控制信道单元(Control Channel Elements，CCE)在无线帧中的具体位置。UE端为接收所需的下行控制信息，必须采用盲检的方式对整个控制区域进行检测。UE端由于要检测整个控制区域，若在所有PDCCH候选集上一一尝试提取CCE，其效率对于某些应用场景是较低的，因此，采取一些高效算法来提高盲检效率是很关键的。

在工程实现中，通常采用的穷搜盲检测算法，该算法性能稳定，计算复杂度低，不会出现漏检DCI的情况，适于工程应用，但在信噪比较低时，盲检测次数较大，导致整个过程数据处理量大，盲检测效率低。因此，为了满足目前5G系统的应用，亟需一种高效的PDCCH盲检测方法。

发明内容

有鉴于此，本发明的目的在于提供一种用于5G终端模拟器PDCCH盲检测的FPGA设计方法，针对穷搜盲检测算法效率低的问题，利用传统FPGA并行处理的特性，在FPGA实现上进行优化，最终可支持并行同时处理多个用户的PDCCH盲检测，有效提高PDCCH盲检测的效率，具有较强的现实意义。

为达到上述目的，本发明提供如下技术方案：

一种用于5G终端模拟器PDCCH盲检测的FPGA设计方法，包括RAM写入模块、参数调配模块、盲检预处理模块、RAM读取模块、盲检处理模块和盲检结果输出模块。

RAM写入模块负责解调、解扰；首先将解资源映射后的PDCCH数据放入扰码生成模块中，然后将解调、解扰后的数据送入地址生成模块生成地址后存放入Block RAM中。

参数调配模块负责各种参数的调配；将存储的RNTI信息与来自RAM写入模块的参数组合成一条命令并送到盲检预处理模块。

盲检预处理模块负责为盲检处理模块选取PDCCH候选集。

RAM读取模块负责解析并输出PDCCH候选集数据；通过轮询的方式接收盲检预处理模块送来的数据，设计多个命令通道分别用于处理多个UE端的盲检。

盲检处理模块负责对PDCCH候选集数据进行解码，并对解码结果过滤。

盲检结果输出模块负责输出来自盲检处理模块送入的PDCCH解码后的数据。

进一步，该FPGA还包括Block RAM，用于存放解调、解扰后的数据。

进一步，RAM写入模块包括命令处理器、扰码生成模块和地址生成模块。

命令处理器将子帧号和小区号字段对扰码生成模块进行初始化，生成扰码序列，同时将解资源映射后的PDCCH数据放入扰码生成模块中，让数据序列与扰码序列一一对应；其中，子帧号和小区号字段由控制流输入的PDCCH解码控制包提供，它由命令处理器解析得到；匹配成功后，将数据进行解调、解扰，解调、解扰后的数据送入地址生成模块生成地址后存放入Block RAM中，地址生成模块的初始化数据由解码数据包提供；最后，命令处理器将解得的PDCCH解码控制包中的公共控制信息数据包括子帧号当前子帧控制区域中CCE总数、同步标识、小区号等送入参数调配模块中。

进一步，参数调配模块包括RNTI插入模块和参数分配模块；RNTI插入模块用于读取Block RAM中存储的RNTI信息数据，并将其插入到PDCCH解码控制包中的公共控制信息数据中，整合成一个数据包送入参数分配模块中。

进一步，盲检预处理模块采用多个并行运用；每个盲检预处理模块采用穷搜盲检测算法从RAM读取模块读取PDCCH候选集数据，并将读取到的数据送入盲检处理模块。

进一步，RAM读取模块包括命令查询模块、命令解析模块、地址生成模块和数据输出模块。

命令查询模块通过命令通道轮询接收盲检预处理子模块送来的数据，有多个命令通道分别用于处理多个UE端的盲检；所述命令解析模块读取盲检预处理模块计算出的PDCCH候选集位置的参数信息，包括PDCCH候选集起始位置、CCE总数以及子帧号等参数；通过这些参数初始化地址生成模块，并送入Block RAM中，Block RAM将根据地址自动读取PDCCH候选集数据，并通过数据输出模块输出。

进一步，数据输出模块采用消息队列的方式存储多个命令通道信息，根据命令通道在队列里顺序读取其在Block RAM的数据，这样各个UE端与其数据便一一对应。

进一步，盲检处理模块包括盲检结果封装器和盲检结果过滤模块。

盲检结果封装器用于将盲检后的数据与其相应的参数信息进行封装；所述盲检结果过滤模块用于过滤封装后的信息，滤出CRC校验成功的DCI信息。

进一步，盲检结果输出模块包括数据接收模块、缓存器、计数器和输出选择模块。

数据接收模块轮询接收解码后的PDCCH数据，接收到译码结果后获取数据包中的子帧号，并将该译码结果数据存入缓存器中，其中缓存器Buffer0和Buffer1分别存放不同子帧的数据；输出选择模块按照由参数调配模块送入的子帧号在Buffer0或Buffer1中寻找对应的子帧号，并输出相应的盲检结果，此时计数器开始计数，当计数器累计到与总的RNTI数相等时，计数器清零，同时产生脉冲信号送入输出选择模块，通知输出选择模块当前子帧已输出全部盲检结果，同时输出选择模块将该子帧的标识附加于输出结果数据包中以便识别。

进一步，PDCCH解码控制包中的公共控制信息数据包括子帧号、当前子帧的控制区域中CCE总数、同步标识和小区号等。

本发明的有益效果在于：本发明针对穷搜盲检测算法效率低的问题，利用传统FPGA并行处理的特性，在FPGA实现上进行优化，最终可支持并行同时处理多个用户的PDCCH盲检测，能有效提高PDCCH盲检测的效率，具有较强的现实意义。

本发明的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书来实现和获得。

附图说明

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作优选的详细描述，其中：

图1是本发明中PDCCH盲检测FPGA整体框图；

图2是本发明中RAM写入模块的结构示意图；

图3是本发明中参数调配模块的结构示意图；

图4是本发明中盲检预处理模块的结构示意图；

图5是本发明中RAM读取模块的结构示意图；

图6是本发明中盲检处理模块的结构示意图；

图7是本发明中盲检结果输出模块的结构示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

请参阅图1～图7，图1所示的是PDCCH盲检测FPGA整体框图，对PDCCH盲检测各关键模块的设计进行详细描述：

(1)设计RAM写入模块，该模块包括命令处理器、扰码生成模块和地址生成模块。

RAM写入模块结构如图2所示，该模块主要负责处理解调、解扰相关工作。首先，命令处理器将子帧号和小区号字段对扰码生成模块进行初始化，生成扰码序列，同时将解资源映射后的PDCCH数据放入扰码生成模块中，此步的目的是让数据序列与扰码序列一一对应。其中，子帧号和小区号字段由控制流输入的PDCCH解码控制包提供，它由命令处理器解析得到。匹配成功后，将数据进行解调、解扰，解调、解扰后的数据送入地址生成模块生成地址后存放入Block RAM中，地址生成模块的初始化数据由解码数据包提供。最后，命令处理器将解得的PDCCH解码控制包中的公共控制信息数据包括子帧号、当前子帧的控制区域中CCE总数、同步标识、小区号等送入参数调配模块中。

(2)设计参数调配模块，该模块包括RNTI插入模块和参数分配模块。参数调配模块结构如图3所示，该模块主要负责各种参数的调配工作。首先，将RNTI类型进行编号，共有13种RNTI依次编号为1-13，通过Bram_ctrl*指令传送各RNTI的数值存放至Block RAM中，同时由RAM写入子模块命令处理器将解得的PDCCH解码控制包中的公共控制信息数据包括子帧号、当前子帧的控制区域中CCE总数、同步标识、小区号等存入RNTI插入模块中，而后BlockRAM中全部的RNTI信息数据有序地写入RNTI插入模块中，在RNTI插入模块读取完所有RNTI信息数据后，便将其插入到公共控制信息数据中，整合成一个数据包送入参数分配模块中。

(3)设计盲检预处理模块，如图4所示，该模块主要负责为盲检处理子模块选取PDCCH候选集。盲检预处理模块首先从参数调配子模块的参数分配模块中读取公共控制信息数据及RNTI类型，从而确定CORESET和搜索空间类型，而后计算出的PDCCH候选集的位置，具体为根据聚合等级在相应搜索空间计算CCE起始位置，对于公共搜索空间，CCE聚合等级有4、8、16三种，对于UE特定搜索空间，CCE聚合等级有1、2、4、8、16五种。将PDCCH候选集位置的计算数值存入RAM读取模块中，由RAM读取模块读取PDCCH候选集的具体数据，最后将读取到的数据送入盲检预处理处理模块。为了提高盲检测效率，利用FPGA并行处理的特性，盲检测模块可同时支持8个UE端的盲检测，即采用8个盲检子模块并行处理8个RNTI的盲检测，各盲检子模块独立且结构一致。

(4)设计RAM读取模块，该模块包括命令查询模块、命令解析模块、地址生成模块和数据输出模块。RAM读取模块结构如图5所示，该模块主要负责解析并输出PDCCH候选集数据。首先，命令查询模块通过命令通道轮询接收盲检预处理子模块送来的数据，共有8个命令通道分别用于处理8个UE端的盲检。命令解析模块读取在盲检预处理子模块算出的PDCCH候选集起始位置、CCE总数以及子帧号等参数，通过这些参数初始化地址生成模块，并送入Block RAM中，Block RAM将根据地址自动读取PDCCH候选集里的具体数据，并通过数据输出模块输出。数据输出模块采用消息队列的方式存储8个命令通道信息，根据命令通道在队列里顺序读取其在Block RAM的数据，这样各个UE端与其数据便一一对应。

(5)设计盲检处理模块，该模块包括盲检结果封装器和盲检结果过滤模块。盲检处理模块结构如图6所示，该模块主要负责对PDCCH候选集中的数据进行解码，并对盲检结果过滤。首先，命令查询模块解析盲检预处理子模块送入的参数信息，再送入盲检处理模块中，同时将该参数信息送入盲检结果封装模块，以便与盲检处理后的数据进行匹配。PDCCH候选集中的数据信息则存入数据缓存器中，盲检处理模块根据命令查询模块送来的信息对数据缓存器中的数据进行提取并盲检处理。盲检后的数据与其相应的参数信息将在盲检结果封装器中一并封装，最后对盲检结果过滤，只有CRC校验成功的DCI信息才会被输出到下一个模块。

(6)设计盲检结果输出模块，该模块包括数据接收模块、缓存器、计数器和输出选择模块。盲检结果输出子模块结构如图7所示，该模块主要负责输出来自盲检处理模块送入的PDCCH解码后的数据。首先，通过数据接收模块轮询接收解码后的PDCCH数据，接收到译码结果后获取数据包中的子帧号，并将该译码结果数据存入缓存器Buffer中，Buffer0和Buffer1分别存放不同子帧的数据。输出选择模块则按照由参数调配子模块送入的子帧号在Buffer0或Buffer1中寻找对应的子帧号，并输出相应的盲检结果，此时计数器开始计数，当计数器累计到与总的RNTI数相等时，计数器便清零，同时产生脉冲信号送入输出选择模块，以通知输出选择模块当前子帧已输出全部盲检结果，同时输出选择模块将该子帧标识附加于输出结果数据包中以便识别。

最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (10)

1.一种用于5G终端模拟器PDCCH盲检测的FPGA设计方法，其特征在于，该FPGA包括RAM写入模块、参数调配模块、盲检预处理模块、RAM读取模块、盲检处理模块和盲检结果输出模块；

所述RAM写入模块负责解调、解扰；首先将解资源映射后的PDCCH数据放入扰码生成模块中，然后将解调、解扰后的数据送入地址生成模块生成地址后存放入Block RAM中；

所述参数调配模块负责参数的调配；将存储的RNTI信息与来自RAM写入模块的参数组合成一条命令并送到盲检预处理模块；

所述盲检预处理模块负责为盲检处理模块选取PDCCH候选集；

所述RAM读取模块负责解析并输出PDCCH候选集数据；通过轮询的方式接收盲检预处理模块送来的数据，设计多个命令通道分别用于处理多个UE端的盲检；

所述盲检处理模块负责对PDCCH候选集数据进行解码，并对解码结果过滤；

所述盲检结果输出模块负责输出来自盲检处理模块送入的PDCCH解码后的数据。

2.根据权利要求1所述的一种用于5G终端模拟器PDCCH盲检测的FPGA设计方法，其特征在于，该FPGA还包括Block RAM，用于存放解调、解扰后的数据。

3.根据权利要求2所述的一种用于5G终端模拟器PDCCH盲检测的FPGA设计方法，其特征在于，所述RAM写入模块包括命令处理器、扰码生成模块和地址生成模块；

所述命令处理器将子帧号和小区号字段对扰码生成模块进行初始化，生成扰码序列，同时将解资源映射后的PDCCH数据放入扰码生成模块中，让数据序列与扰码序列一一对应；匹配成功后，将数据进行解调、解扰，解调、解扰后的数据送入地址生成模块生成地址后存放入Block RAM中；最后，命令处理器将解得的PDCCH解码控制包中的公共控制信息数据送入参数调配模块中。

4.根据权利要求2所述的一种用于5G终端模拟器PDCCH盲检测的FPGA设计方法，其特征在于，所述参数调配模块包括RNTI插入模块和参数分配模块；所述RNTI插入模块用于读取Block RAM中存储的RNTI信息数据，并将其插入到PDCCH解码控制包中的公共控制信息数据中，整合成一个数据包送入参数分配模块中。

5.根据权利要求2所述的一种用于5G终端模拟器PDCCH盲检测的FPGA设计方法，其特征在于，所述盲检预处理模块采用多个并行运用；每个盲检预处理模块采用穷搜盲检测算法从RAM读取模块读取PDCCH候选集数据，并将读取到的数据送入盲检处理模块。

6.根据权利要求2所述的一种用于5G终端模拟器PDCCH盲检测的FPGA设计方法，其特征在于，所述RAM读取模块包括命令查询模块、命令解析模块、地址生成模块和数据输出模块；

所述命令查询模块通过命令通道轮询接收盲检预处理子模块送来的数据，有多个命令通道分别用于处理多个UE端的盲检；所述命令解析模块读取盲检预处理模块计算出的PDCCH候选集位置的参数信息；通过这些参数初始化地址生成模块，并送入Block RAM中，Block RAM将根据地址自动读取PDCCH候选集数据，并通过数据输出模块输出。

7.根据权利要求6所述的一种用于5G终端模拟器PDCCH盲检测的FPGA设计方法，其特征在于，所述数据输出模块采用消息队列的方式存储多个命令通道信息，根据命令通道在队列里顺序读取其在Block RAM的数据。

8.根据权利要求2所述的一种用于5G终端模拟器PDCCH盲检测的FPGA设计方法，其特征在于，所述盲检处理模块包括盲检结果封装器和盲检结果过滤模块；

所述盲检结果封装器用于将盲检后的数据与其相应的参数信息进行封装；所述盲检结果过滤模块用于过滤封装后的信息，滤出CRC校验成功的DCI信息。

9.根据权利要求2所述的一种用于5G终端模拟器PDCCH盲检测的FPGA设计方法，其特征在于，所述盲检结果输出模块包括数据接收模块、缓存器、计数器和输出选择模块；

所述数据接收模块轮询接收解码后的PDCCH数据，接收到译码结果后获取数据包中的子帧号，并将该译码结果数据存入缓存器中，其中缓存器Buffer0和Buffer1分别存放不同子帧的数据；所述输出选择模块按照由参数调配模块送入的子帧号在Buffer0或Buffer1中寻找对应的子帧号，并输出相应的盲检结果，此时计数器开始计数，当计数器累计到与总的RNTI数相等时，计数器清零，同时产生脉冲信号送入输出选择模块，通知输出选择模块当前子帧已输出全部盲检结果，同时输出选择模块将该子帧的标识附加于输出结果数据包中以便识别。

10.根据权利要求3或4所述的一种用于5G终端模拟器PDCCH盲检测的FPGA设计方法，其特征在于，所述PDCCH解码控制包中的公共控制信息数据包括子帧号、当前子帧的控制区域中CCE总数、同步标识和小区号。

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