CN111627483A - 一种擦除电压校准电路和非易失性存储器的数据擦除电路 - Google Patents

一种擦除电压校准电路和非易失性存储器的数据擦除电路 Download PDF

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Abstract

本发明公开了一种擦除电压校准电路和非易失性存储器的数据擦除电路，在现有技术的基础上，设置分压电路和电源接入口，电源接入口用于接入输入电源，可根据需要的擦除电压来调整电源接入口的输入电源大小，因此，校准电路的适用范围更广，可满足不同擦除电压的需求。输入电源还用于给比较电路供电，而不是利用非易失性存储器的电源供电，这就使得比较电路中两个输入端的电压范围相比现有技术中的输入电压范围有很大程度提高。因此，无需对待校准擦除电压进行过大倍数的分压，大大减小了校准过程中的误差，极大地提到了校准精度。另外，第一电压经分压电路分压后的电压还可用作比较电路的校准参考电压。

Description

一种擦除电压校准电路和非易失性存储器的数据擦除电路
技术领域
本发明涉及集成电路设计领域，尤其是涉及一种擦除电压校准电路和非易失性存储器的数据擦除电路。
背景技术
闪存(FLASH MEMORY)、电可擦可编程只读存储器(Electrically ErasableProgrammable Read-Only Memory，EEPROM)等非易失性存储器，为了重复使用其存储单元的存储空间，一般要先将存储单元原来的数据擦除，之后再将新的数据存储到该非易失性存储器的存储单元，其存储单元结构一般采用行列式矩阵，即以行方向的字线和列方向的字线构成的行列式矩阵。其存储单元的数据擦除操作是通过在字线上施加10V－15V的数据擦除电压标准，从而擦除字线对应的存储单元上的数据。
现有技术中，为了节省测试时间，在对这些非易失性存储器的擦除电压进行校准时，一般会采用自动校准的办法，请参考图1，其中，DETP为待校准擦除电压分压后的电压，VERF-ATRM为外加的参考电压，CMPOUT为比较器的输出，具体方案如下：
首先对待校准擦除电压进行分压，然后和外加一定的参考电压分别输入到比较器的两个输入端进行比较，当比较器的输出有高电平变为低电平或低电平变为高电平的改变时，这时候校准的档位就是需要的擦除电压的目标值。但是发明人在利用现有技术的技术方案进行实施过程中发现存在以下缺陷：由于非易失性存储器一般都是单电源，比如1.5v供电，因此比较器的电源也只能利用1.5v。由于比较器输入共模电压的范围一般是最高等于其电源电压，最低为-0.3V，因此待校准擦除电压分压后的电压必须小于1.5V，一般可在1V左右。如果需要的擦除电压设置为9V，那么就必须对待校准擦除电压进行9分压后才可以输入到比较器中进行比较。此时若比较器和外加的参考电压有误差，这个误差经过比较器后就会被放大9倍，最后得到的结果的实际误差就是：(比较器误差+参考电压误差)*9，故而现有技术的校准的精度比较差。
因此，需要提出一种可以提高校准精度的擦除电压校准电路和非易失性存储器的数据擦除电路。
发明内容
本发明的目的在于提供一种擦除电压校准电路和非易失性存储器的数据擦除电路，用以解决现有技术中校准的精度比较差的问题。
为了解决上述技术问题，本发明提出一种擦除电压校准电路，用于获取非易失性存储器的擦除电压，包括电源接入口、分压电路以及比较电路；
所述电源接入口用于提供第一电压，并给所述比较电路供电；
所述分压电路用于对所述第一电压进行m分压，并输出第二电压给所述比较电路，所述第二电压用作所述比较电路的校准参考电压；
所述比较电路用于将n分压后的待校准擦除电压与所述第二电压进行比较，并输出高电平或低电平；
其中，所述第一电压来自一输入电源，所述待校准擦除电压来自电荷泵，当所述比较电路的输出从高电平变为低电平或从低电平变为高电平时，此时对应的所述待校准擦除电压为非易失性存储器需要获取的擦除电压。
可选地，所述第一电压为V1，所述非易失性存储器需要获取的擦除电压为V2，所述V1和所述V2满足：
Figure BDA0002509835210000021
可选地，所述分压电路为两分压电路，并用于对所述第一电压进行两分压。
可选地，所述分压电路包括第一晶体管以及第二晶体管；
所述第一晶体管的源极与所述电源接入口连接，所述第一晶体管的栅极与所述第一晶体管的漏极连接；
所述第二晶体管的栅极与所述第二晶体管的漏极连接，并接地；
所述第一晶体管的漏极与所述第二晶体管的源极相连接交于第一公共交点，所述第一公共交点为所述分压电路的输出端，用于与所述比较电路的输入端连接；
其中，所述第一晶体管与所述第二晶体管的型号及参数相同。
可选地，所述第一晶体管以及所述第二晶体管均为PMOS管。
可选地，所述比较电路包括比较器；
所述比较器具有第一输入端、第二输入端、电源接入端以及输出端；
所述第一输入端用于连接所述分压电路的输出端，所述第二输入端用于接收分压后的待校准擦除电压，所述电源接入端用于连接所述电源接入口，所述比较器的输出端用于输出高电平或低电平。
可选地，所述比较电路还包括反相器；
所述反相器的正极与所述比较器的输出端连接，所述反相器的负极用作所述比较电路的输出端。
可选地，所述反相器的数量为至少两个；
所述至少两个反相器串联连接，相邻的两个所述反相器的负极与正极连接。
可选地，还包括控制电路，所述控制电路用于导通和关断所述分压电路以及所述比较电路。
可选地，所述控制电路包括第三晶体管以及第四晶体管；
所述第三晶体管的漏极与所述电源接入口连接，所述第三晶体管的源极与所述分压电路和所述比较电路连接；
所述第四晶体管的栅极与所述分压电路连接，所述第四晶体管的源极接地；
所述第三晶体管的栅极以及所述第四晶体管的栅极连接第一控制电源，所述第一控制电源用于控制所述第三晶体管以及所述第四晶体管的通断。
可选地，所述第三晶体管以及所述第四晶体管均为NMOS管。
可选地，还包括泄压电路，所述泄压电路的一端与所述分压电路的输入端连接，所述泄压电路的另一端接地。
可选地，所述泄压电路包括第五晶体管以及第六晶体管；
所述第五晶体管的漏极与所述分压电路的输入端连接，所述第五晶体管的源极与所述第六晶体管的漏极连接，所述第六晶体管的源极接地；
所述第五晶体管的栅极以及所述第六晶体管的栅极连接第二控制电源，所述第二控制电源用于控制所述第五晶体管以及所述第六晶体管的通断。
可选地，所述第五晶体管以及所述第六晶体管均为NMOS管。
基于同一发明构思，本发明还提出一种非易失性存储器的数据擦除电路，包括上述特征描述中任一项所述的擦除电压校准电路。
与现有技术相比，本发明具有以下有益效果：
1、本发明提出的擦除电压校准电路，用于获取非易失性存储器的擦除电压，在现有技术的基础上，设置分压电路和电源接入口，电源接入口用于接入一输入电源，可根据需要的擦除电压来调整电源接入口的输入电源大小，因此，校准电路的适用范围更广，可满足不同擦除电压的需求。输入电源还用于给比较电路供电，而不是利用非易失性存储器的电源供电，这就使得比较电路中两个输入端的电压范围相比现有技术中的输入电压范围有很大程度提高。因此，无需对待校准擦除电压进行过大倍数的分压，例如，现有技术中，可能需要对待校准电压进行9分压，利用本发明的技术方案后，仅需要对待校准电压进行3分压即可，因此，大大减小了校准过程中的误差，极大地提到了校准精度。另外，第一电压经分压电路分压后的电压还可用作比较电路的校准参考电压。
2、定义所述第一电压为V1，所述非易失性存储器需要获取的擦除电压为V2，所述V1和所述V2满足：
Figure BDA0002509835210000041
例如，若m＝2，所述非易失性存储器需要获取的擦除电压V2为8.7V，如果利用现有技术，则至少需要对待校准擦除电压进行6分压，而利用本发明提供的技术方案，只要对待校准擦除电压进行3分压，并将第一电压V1设置为5.8V即可，由此可见，本发明的技术方案大大减小了校准过程中的误差，极大地提到了校准精度。
3、在比较器的输出端后串联反相器，并且反相器可为多个，这种设计可以使得比较器的输出结果更加稳定，进一步提高了校准精度。
4、在所述擦除电压校准电路中增加泄压电路，可以在对待校准擦除电压校准完成后，泄放掉电路中多余的电能，保证电路的安全性。
附图说明
图1为现有技术提供的一种擦除电压校准电路示意图；
图2为本发明实施例提供的一种擦除电压校准电路示意图；
图3为本发明实施例提供的一种擦除电压校准电路中部分电路结构示意图；
图4为本发明实施例提供的一种擦除电压校准电路中另一部分电路结构示意图；
100-电源接入口，200-分压电路，300-比较电路，400-泄压电路，U-电平转换电路，U1-第一晶体管，U2-第二晶体管，U3-第三晶体管，U4-第四晶体管，U5-第五晶体管，U6-第六晶体管，U7-比较器，U8-反相器，VPP-第一电压，VCC-比较器的电源，Vcon1-第一控制电源，Vcon2-第二控制电源，Vref-第二电压，Vdet3s-分压后的待校准擦除电压，cmpout-比较电路的输出。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在本发明的描述中，需要理解的是，术语“中心”、“上”、“下”、“左”、“右”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
请参考图2至图4，本发明提出一种擦除电压校准电路，用于获取非易失性存储器的擦除电压，包括电源接入口100、分压电路200以及比较电路300。所述电源接入口100用于提供第一电压VPP，并给所述比较电路300供电(图2和图4中的VCC)。所述分压电路200用于对所述第一电压VPP进行m分压，并输出第二电压Vref给所述比较电路300，所述第二电压Vref用作所述比较电路300的校准参考电压。所述比较电路300用于将n分压后的待校准擦除电压Vdet3s与所述第二电压Vref进行比较，并输出高电平或低电平。其中，所述第一电压VPP来自一输入电源，所述待校准擦除电压来自电荷泵，当所述比较电路300的输出cmpout从高电平变为低电平或从低电平变为高电平时，此时对应的所述待校准擦除电压为非易失性存储器需要获取的擦除电压。
与现有技术不同之处在于，本发明提出的擦除电压校准电路，用于获取非易失性存储器的擦除电压，在现有技术的基础上，设置分压电路200和电源接入口100，电源接入口100用于接入输入电源，可根据需要的擦除电压来调整电源接入口100的输入电源大小，因此，校准电路的适用范围更广，可满足不同擦除电压的需求。输入电源还用于给比较电路300供电，而不是利用非易失性存储器的电源供电，这就使得比较电路300中两个输入端的电压范围相比现有技术中的输入电压范围有很大程度提高。因此，无需对待校准擦除电压进行过大倍数的分压，例如，现有技术中，可能需要对待校准电压进行9分压，利用本发明的技术方案后，仅需要对待校准电压进行3分压即可，因此，大大减小了校准过程中的误差，极大地提到了校准精度。另外，第一电压VPP经分压电路200分压后的电压还可用作比较电路300的校准参考电压。需要注意的是，本申请中提到的m分压和n分压，是将对应的电压大小分压为原来电压的1/m和1/n。
优选地，所述第一电压VPP为V1，所述非易失性存储器需要获取的擦除电压为V2，所述V1和所述V2满足：
Figure BDA0002509835210000061
例如，若设置所述m＝2，所述非易失性存储器需要获取的擦除电压V2为8.7V，如果利用现有技术，则至少需要对待校准擦除电压进行6分压，而利用本发明提供的技术方案，只要对待校准擦除电压进行3分压，并将第一电压VPPV1设置为5.8V即可，由此可见，本发明的技术方案大大减小了校准过程中的误差，极大地提到了校准精度。可以理解的是，这里提到的所述m设置为2、所述V2设置为8.7V、所述n设置为3以及所述V1设置为5.8V仅是一种示例性描述，不能认为是对本发明的任何限制，还有很多其它情形，在此不一一赘述，具体需根据实际需要来调整。
进一步地，请参考图2和图3，所述分压电路200可设置为两分压电路，也即所述m设置为2，并用于对所述第一电压VPP进行两分压。本领域技术人员可以理解的是，在本发明实施例中所述分压电路200设置为两分压电路，但并不局限于两分压电路，在其它实施例中，所述分压电路200还可以是三分压电路，或四分压电路，或五分压电路，还有很多其它情况，在此不做限制，可根据实际需要来选择。特别地，所述分压电路200还可以是一分压电路，即所述m还可为1，也即不对所述第一电压VPP进行分压，直接输出给所述比较电路300。另外，所述分压电路200是为了对所述第一电压VPP进行分压，所有具有分压功能的电路均可用于实施，例如，可利用串联的电阻电路来实现，或者串联的晶体管电路还有很多其它类型的分压电路200，在此不一一赘述，具体可根据实际需要来选择。为了便于说明，本发明实施例中均以晶体管电路为例来说明分压电路200，其它类型的分压电路200的技术方案与之类似。
更进一步地，以下详细描述由晶体管电路构成的所述分压电路200，请参考图3，所述分压电路200包括第一晶体管U1以及第二晶体管U2。所述第一晶体管U1的源极与所述电源接入口100连接，所述第一晶体管U1的栅极与所述第一晶体管U1的漏极连接。所述第二晶体管U2的栅极与所述第二晶体管U2的漏极连接，并接地。所述第一晶体管U1的漏极与所述第二晶体管U2的源极相连接交于第一公共交点，所述第一公共交点为所述分压电路200的输出端，用于与所述比较电路300的输入端连接。其中，所述第一晶体管U1与所述第二晶体管U2的型号及参数相同。由于所述第一晶体管U1与所述第二晶体管U2的型号及参数相同，因此，其导通电阻也相同，当所述第一电压VPP输入到所述分压电路200中时，由于所述第一公共交点位于所述第一晶体管U1以及所述第二晶体管U2之间，这时候所述第一公共交点处的压降就等于所述第一电压VPP的一半，也即相当于将所述第一电压VPP二分。
从图3中可以看出在本发明实施例中所述第一晶体管U1以及所述第二晶体管U2均设置为PMOS管，本领域技术人员可以理解的是，所述第一晶体管U1以及所述第二晶体管U2还可以是其它类型的晶体管，例如还可以是NMOS管，或是绝缘栅双极晶体管(Insulate-Gate BipolarTransistor—IGBT)，还有很多其它类型，在此不一一例举，具体可根据实际需要来选择。所述第一晶体管U1以及所述第二晶体管U2均设置为PMOS管可作为本发明的优选方案来实施。另外，通过前述分析可知，所述分压电路200除了利用晶体管电路外，还可利用电阻电路来实现，可以理解的是，如果希望利用电阻来实施本发明的技术方案，那么只需要提供两个相同阻值的电阻替换图中所述第一晶体管U1和所述第二晶体管U2的位置即可，在此不做赘述。
进一步地，请参考图4，从图中可以看出所述比较电路300包括比较器U7，所述比较器U7具有第一输入端、第二输入端、电源接入端以及输出端。所述第一输入端用于连接所述分压电路200的输出端，所述第二输入端用于接收分压后的待校准擦除电压Vdet3s，所述电源接入端用于连接所述电源接入口100，所述比较器U7的输出端用于输出高电平或低电平。
所述第一输入端以及所述第二输入端也即所述比较器U7的同相端和反相端，在本发明实施例中，所述分压电路200的输出端连接所述比较器U7的同相端，所述分压后的待校准擦除电压Vdet3s连接所述比较器U7的反相端。此时，如需要获取的擦除电压为8.7V，则设置第一电压VPP为5.8V，假设分压电路200将第一电压VPP两分压，也即输入同相端的电压值为2.9V，此时比较器U7电源接入的电压是5.8V，故只需对待校准擦除电压进行3分压即可，来自电荷泵的待校准擦除电压不断变换输出电压经过分压后传输至所述比较器U7的反相端，若电荷泵在某一时刻的输出电压为6V，经过3分压后为2V，此时，所述比较器U7的输出端输出高电平，代表此时的待校准擦除电压小于需要的擦除电压，电荷泵不断提升输出电压的值，当提升到输出电压稍微大于8.7V后，例如8.701V时，此时比较器U7的输出端输出低电平，比较器U7的输出结果相比较之间的高电平跳变为低电平，基于这些方案就可以获取精度较高的擦护电压。
上述例举的是从高电平跳变为低电平的情形，还可以是从低电平跳变为高电平的情形，例如，某一时刻电荷泵输出的电压为9V，经过3分压后为3V，此时所述比较器U7的输出为低电平，这说明此时的待校准低压大于需要的擦除电压，电荷泵不断减小输出电压的值，当减小至稍微小于8.7V后，例如8.699V时，此时比较器U7的输出端输出高电平，比较器U7的输出结果相比较之间的低电平跳变为高电平，基于这些方案也可以获取精度较高的擦护电压。具体是以高电平跳变为低电平为标志还是以低电平跳变为高电平为标志，在此不做限制，具体根据实际需要来选择。
需要注意的是，在本发明实施例中，例举的是所述分压电路200的输出端连接所述比较器U7的同相端，所述分压后的待校准擦除电压Vdet3s连接所述比较器U7的反相端。可以理解的是，所述分压电路200的输出端还可以连接所述比较器U7的反相端，同理，所述分压后的待校准擦除电压Vdet3s还可以连接所述比较器U7的同相端。这种连接方式的技术方案中，在获取擦除电压过程与上述类似，只是对于所述比较器U7输出高电平和低电平时的判断与上述刚好相反，在此不做赘述。
优选地，请继续参考图4，所述比较电路300还包括反相器U8，所述反相器U8的正极与所述比较器U7的输出端连接，所述反相器U8的负极用作所述比较电路300的输出端。需要注意的是，所述反相器U8的数量可以为多个，所述反相器U8的具体数量不做限制。所述多个反相器U8串联连接，相邻的两个所述反相器U8的负极与正极连接。在比较器U7的输出端后串联反相器U8，并且反相器U8可为多个，这种设计可以使得比较器U7的输出结果更加稳定，进一步提高了校准精度。本领域技术人员可以理解的是，当反相器U8数量为偶数个时，依据获得的输出结果判定待校准擦除电压的类型与反相器U8数量为奇数个时相反。例如，当反相器U8数量为偶数个时，最后获取的是高电平意味着此时待校准擦除电压大于需要的擦除电压，那么当反相器U8数量为奇数个时，最后获取的是高电平意味着此时待校准擦除电压小于需要的擦除电压。但是，最终判定当前的待校准擦除电压是否是需要的擦除电压都是需要通过输出结果的跳变来决定。
可选地，所述擦除电压校准电路还可包括控制电路，请参考图3，所述控制电路用于导通和关断所述分压电路200以及所述比较电路300。通过控制电路可以实现统一控制分压电路200和比较电路300的通断，可以在测试时，随时导通或关断所述擦除电压校准电路，既能节约电力资源，又能有效提高电路的安全性。
具体地，请继续参考图3，所述控制电路可包括第三晶体管U3以及第四晶体管U4，所述第三晶体管U3的漏极与所述电源接入口100连接，所述第三晶体管U3的源极与所述分压电路200和所述比较电路300连接。所述第四晶体管U4的栅极与所述分压电路200连接，所述第四晶体管U4的源极接地。所述第三晶体管U3的栅极以及所述第四晶体管U4的栅极连接第一控制电源Vcon1，所述第一控制电源Vcon1用于控制所述第三晶体管U3以及所述第四晶体管U4的通断。所述第三晶体管U3以及所述第四晶体管U4均可设置为NMOS管。本领域技术人员可以理解的是，所述第三晶体管U3以及所述第四晶体管U4还可以是其它类型的晶体管，例如还可以是PMOS管，或是绝缘栅双极晶体管，还有很多其它类型，在此不一一例举，具体可根据实际需要来选择。所述第三晶体管U3以及所述第四晶体管U4均设置为NMOS管可作为本发明的优选方案来实施。
另外，请继续参考图3，考虑到非易失性存储器一般都是单电源，比如1.5v供电，而当所述第三晶体管U3和所述第四晶体管U4均利用NMOS管来实施时，由于NMOS管具有当其栅极为高电平时导通的特定，如果只利用1.5V来驱动NMOS管，可能无法导通NMOS管，因此，可在所述第一控制电源Vcon1后接入一电平转换电路U，利用电平转换电路U可以提高输入的电压，使得仅有1.5V的所述第一控制电源Vcon1可以驱动所述第三晶体管U3以及所述第四晶体管U4。
可选地，请继续参考图3，所述擦除电压校准电路还可包括泄压电路400，所述泄压电路400的一端与所述分压电路200的输入端连接，所述泄压电路400的另一端接地。在所述擦除电压校准电路中增加泄压电路400，可以在对待校准擦除电压校准完成后，泄放掉电路中多余的电能，保证电路的安全性。
具体地，请继续参考图3，所述泄压电路400包括第五晶体管U5以及第六晶体管U6。所述第五晶体管U5的漏极与所述分压电路200的输入端连接，所述第五晶体管U5的源极与所述第六晶体管U6的漏极连接，所述第六晶体管U6的源极接地。所述第五晶体管U5的栅极以及所述第六晶体管U6的栅极连接第二控制电源Vcon2，所述第二控制电源Vcon2用于控制所述第五晶体管U5以及所述第六晶体管U6的通断。所述第五晶体管U5以及所述第六晶体管U6均可设置为NMOS管。本领域技术人员可以理解的是，所述第五晶体管U5以及所述第六晶体管U6还可以是其它类型的晶体管，例如还可以是PMOS管，或是绝缘栅双极晶体管，还有很多其它类型，在此不一一例举，具体可根据实际需要来选择。所述第五晶体管U5以及所述第六晶体管U6均设置为NMOS管可作为本发明的优选方案来实施。
与所述控制电路类似地，考虑到非易失性存储器一般都是单电源，比如1.5v供电，而当所述第五晶体管U5和所述第六晶体管U6均利用NMOS管来实施时，由于NMOS管具有当其栅极为高电平时导通的特定，如果只利用1.5V来驱动NMOS管，可能无法导通NMOS管，因此，可在所述第二控制电源Vcon2后接入一电平转换电路U，利用电平转换电路U可以提高输入的电压，使得仅有1.5V的所述第二控制电源Vcon2可以驱动所述第五晶体管U5以及所述第六晶体管U6。
在本发明实施例中，所述第一电压VPP来自电荷泵，虽然电荷泵消除了电感器和变压器所带有的磁场和电磁干扰。但是，仍然可能会有微小噪音源，为了消除这些微小噪音源，可在所述擦除电压校准电路中加入一滤波电路，所述滤波电路的类型包括但不限于电阻电容构成的滤波电路、电阻电感构成的滤波电路以及仅利用电容实现滤波，对所述中滤波电路的具体类型不做限制，具体可根据实际需要来选择。
为了更详细的描述本发明提出的技术方案，以下提供一种更加具体的实施例来说明，请继续参考图2至图4。所述擦除电压校准电路包括电源接入口100、分压电路200、比较电路300、控制电路以及泄压电路400；
所述分压电路200为两分压电路，具体包括第一晶体管U1以及第二晶体管U2，所述第一晶体管U1的源极与所述电源接入口100连接，所述第一晶体管U1的栅极与所述第一晶体管U1的漏极连接。所述第二晶体管U2的栅极与所述第二晶体管U2的漏极连接，并接地。所述第一晶体管U1的漏极与所述第二晶体管U2的源极相连接交于第一公共交点，所述第一公共交点为所述分压电路200的输出端，用于与所述比较电路300的输入端连接。其中，所述第一晶体管U1与所述第二晶体管U2的型号及参数相同，且所述第一晶体管U1以及所述第二晶体管U2均为PMOS管。
所述比较电路300包括比较器U7以及两个反相器U8，所述比较器U7的同相端用于连接所述分压电路200的输出端，所述比较器U7的反相端用于连接分压后的待校准擦除电压Vdet3s，所述比较器U7的输出端用于输出高电平或低电平。所述反相器U8的正极与所述比较器U7的输出端连接，所述反相器U8的负极用作所述比较电路300的输出端。两个所述反相器U8串联连接，两个所述反相器U8的负极与正极连接。
所述控制电路包括第三晶体管U3以及第四晶体管U4，所述第三晶体管U3的漏极与所述电源接入口100连接，所述第三晶体管U3的源极与所述分压电路200和所述比较电路300连接。所述第四晶体管U4的栅极与所述分压电路200连接，所述第四晶体管U4的源极接地。所述第三晶体管U3的栅极以及所述第四晶体管U4的栅极连接第一控制电源Vcon1，所述第一控制电源Vcon1用于控制所述第三晶体管U3以及所述第四晶体管U4的通断。所述比较器U7的电源接入端与所述第三晶体管U3的源极连接。
所述泄压电路400的一端与所述分压电路200的输入端连接，所述泄压电路400的另一端接地。所述泄压电路400包括第五晶体管U5以及第六晶体管U6，所述第五晶体管U5的漏极与所述分压电路200的输入端连接，所述第五晶体管U5的源极与所述第六晶体管U6的漏极连接，所述第六晶体管U6的源极接地。所述第五晶体管U5的栅极以及所述第六晶体管U6的栅极连接第二控制电源Vcon2，所述第二控制电源Vcon2用于控制所述第五晶体管U5以及所述第六晶体管U6的通断。其中，所述第三晶体管U3、所述第四晶体管U4、所述第五晶体管U5以及所述第六晶体管U6均为NMOS管。
基于同一发明构思，本发明另一实施例还提出一种非易失性存储器的数据擦除电路，包括上述特征描述中任一项所述的擦除电压校准电路。
综上所述，本发明提出的技术方案具有以下有益效果：
1、本发明提出的擦除电压校准电路，用于获取非易失性存储器的擦除电压，在现有技术的基础上，设置分压电路和电源接入口，电源接入口用于接入输入电源，可根据需要的擦除电压来调整电源接入口的输入电源大小，因此，校准电路的适用范围更广，可满足不同擦除电压的需求。输入电源还用于给比较电路供电，而不是利用非易失性存储器的电源供电，这就使得比较电路中两个输入端的电压范围相比现有技术中的输入电压范围有很大程度提高。因此，无需对待校准擦除电压进行过大倍数的分压，例如，现有技术中，可能需要对待校准电压进行9分压，利用本发明的技术方案后，仅需要对待校准电压进行3分压即可，因此，大大减小了校准过程中的误差，极大地提到了校准精度。另外，第一电压经分压电路分压后的电压还可用作比较电路的校准参考电压。
2、定义所述第一电压为V1，所述非易失性存储器需要获取的擦除电压为V2，所述V1和所述V2满足：
Figure BDA0002509835210000121
例如，若m＝2，所述非易失性存储器需要获取的擦除电压V2为8.7V，若利用现有技术，则至少需要对待校准擦除电压进行6分压，而利用本发明提供的技术方案，只要对待校准擦除电压进行3分压，并将第一电压V1设置为5.8V即可，由此可见，本发明的技术方案大大减小了校准过程中的误差，极大地提到了校准精度。
3、在比较器的输出端后串联反相器，并且反相器可为多个，这种设计可以使得比较器的输出结果更加稳定，进一步提高了校准精度。
4、在所述擦除电压校准电路中增加泄压电路，可以在对待校准擦除电压校准完成后，泄放掉电路中多余的电能，保证电路的安全性。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”或“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (15)

1.一种擦除电压校准电路，用于获取非易失性存储器的擦除电压，其特征在于，包括电源接入口、分压电路以及比较电路；
所述电源接入口用于提供第一电压，并给所述比较电路供电；
所述分压电路用于对所述第一电压进行m分压，并输出第二电压给所述比较电路，所述第二电压用作所述比较电路的校准参考电压；
所述比较电路用于将n分压后的待校准擦除电压与所述第二电压进行比较，并输出高电平或低电平；
其中，所述第一电压来自一输入电源，所述待校准擦除电压来自电荷泵，当所述比较电路的输出从高电平变为低电平或从低电平变为高电平时，此时对应的所述待校准擦除电压为非易失性存储器需要获取的擦除电压。
2.如权利要求1所述的一种擦除电压校准电路，其特征在于，所述第一电压为V1，所述非易失性存储器需要获取的擦除电压为V2，所述V1和所述V2满足：
Figure FDA0002509835200000011
3.如权利要求2所述的一种擦除电压校准电路，其特征在于，所述分压电路为两分压电路，并用于对所述第一电压进行两分压。
4.如权利要求3所述的一种擦除电压校准电路，其特征在于，所述分压电路包括第一晶体管以及第二晶体管；
所述第一晶体管的源极与所述电源接入口连接，所述第一晶体管的栅极与所述第一晶体管的漏极连接；
所述第二晶体管的栅极与所述第二晶体管的漏极连接，并接地；
所述第一晶体管的漏极与所述第二晶体管的源极相连接交于第一公共交点，所述第一公共交点为所述分压电路的输出端，用于与所述比较电路的输入端连接；
其中，所述第一晶体管与所述第二晶体管的型号及参数相同。
5.如权利要求4所述的一种擦除电压校准电路，其特征在于，所述第一晶体管以及所述第二晶体管均为PMOS管。
6.如权利要求1所述的一种擦除电压校准电路，其特征在于，所述比较电路包括比较器；
所述比较器具有第一输入端、第二输入端、电源接入端以及输出端；
所述第一输入端用于连接所述分压电路的输出端，所述第二输入端用于接收分压后的待校准擦除电压，所述电源接入端用于连接所述电源接入口，所述比较器的输出端用于输出高电平或低电平。
7.如权利要求6所述的一种擦除电压校准电路，其特征在于，所述比较电路还包括反相器；
所述反相器的正极与所述比较器的输出端连接，所述反相器的负极用作所述比较电路的输出端。
8.如权利要求6所述的一种擦除电压校准电路，其特征在于，所述反相器的数量为至少两个；
所述至少两个反相器串联连接，相邻的两个所述反相器的负极与正极连接。
9.如权利要求1所述的一种擦除电压校准电路，其特征在于，还包括控制电路，所述控制电路用于导通和关断所述分压电路以及所述比较电路。
10.如权利要求9所述的一种擦除电压校准电路，其特征在于，所述控制电路包括第三晶体管以及第四晶体管；
所述第三晶体管的漏极与所述电源接入口连接，所述第三晶体管的源极与所述分压电路和所述比较电路连接；
所述第四晶体管的栅极与所述分压电路连接，所述第四晶体管的源极接地；
所述第三晶体管的栅极以及所述第四晶体管的栅极连接第一控制电源，所述第一控制电源用于控制所述第三晶体管以及所述第四晶体管的通断。
11.如权利要求10所述的一种擦除电压校准电路，其特征在于，所述第三晶体管以及所述第四晶体管均为NMOS管。
12.如权利要求1所述的一种擦除电压校准电路，其特征在于，还包括泄压电路，所述泄压电路的一端与所述分压电路的输入端连接，所述泄压电路的另一端接地。
13.如权利要求12所述的一种擦除电压校准电路，其特征在于，所述泄压电路包括第五晶体管以及第六晶体管；
所述第五晶体管的漏极与所述分压电路的输入端连接，所述第五晶体管的源极与所述第六晶体管的漏极连接，所述第六晶体管的源极接地；
所述第五晶体管的栅极以及所述第六晶体管的栅极连接第二控制电源，所述第二控制电源用于控制所述第五晶体管以及所述第六晶体管的通断。
14.如权利要求13所述的一种擦除电压校准电路，其特征在于，所述第五晶体管以及所述第六晶体管均为NMOS管。
15.一种非易失性存储器的数据擦除电路，其特征在于，包括如权利要求1-14中任一项所述的擦除电压校准电路。
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