CN111611135B - 一种cpld或fpga信号处理的方法、装置、设备及可读介质 - Google Patents

Abstract

本发明公开了一种CPLD或FPGA信号处理的方法，包括以下步骤：将CPLD或FPGA的判断模块设置为上电使能状态，并将CPLD或FPGA的代码执行模块设置为上电不使能状态；通过判断模块获取代码执行模块输入端口信号的初始值，并判断每个初始值与对应的预设初始值是否一致；以及响应于任一初始值与对应的预设初始值不一致，发出故障告警，并重新设置初始值。本发明还公开了一种CPLD或FPGA信号处理的装置、计算机设备和可读存储介质。本发明通过CPLD或FPGA内部的判断模块先确认外部信号的初始值是否正确，保证了所有初始值全部正确才能启动CPLD或FPGA内部代码，对信号进行同步处理，可以避免因为输入信号的初始值错误导致CPLD或FPGA输出错误而影响系统运作，提高了CPLD或FPGA处理信号的效率。

Description

一种CPLD或FPGA信号处理的方法、装置、设备及可读介质

技术领域

本发明涉及CPLD或FPGA技术领域，尤其涉及一种CPLD或FPGA信号处理的方法、装置、设备及可读介质。

背景技术

服务器主板设计中均有设计CPLD或FPGA的应用，由于CPLD或FPGA可程序化的特性，CPLD或FPGA非常广泛地被应用在服务器上，例如：服务器上的主板或背板及一些小板卡，都会有CPLD或FPGA芯片的设计应用，而CPLD或FPGA在主板上的应用，主要是开启主板上的电源芯片，监控一些主板上的状态或是接收从晶片来的控制讯号，并将该讯号经过CPLD或FPGA内部逻辑的处理后，直接透传到后端的芯片。这表示在服务器中的设计有越来越多的讯号都接到CPLD或FPGA芯片，并透过CPLD或FPGA内部可程序化的逻辑输出相关的控制讯号，由于每一根进到CPLD或FPGA的输入讯号，都会有初始值的状态，假使外部初始值设计错误，而将错误的讯号到CPLD或FPGA，将也会影响到CPLD或FPGA最后输出的逻辑结果，严重可能导致无法开机或是系统异常误报警示。

在现有的服务器CPLD或FPGA设计中，大多CPLD或FPGA设计者都是直接将进入CPLD或FPGA的讯号，经过CPLD或FPGA内部的同步处理后，直接将该讯号进到内部的逻辑判断，但并没有针对当前输入到CPLD或FPGA的初始讯号判断是否正确，由于进入到CPLD或FPGA内部讯号假使初始值的设定不对，原本初始值应该是低电平，却因为外部的电源电路设计错误，芯片设计错误或是软件开发人员的设计错误导致，这样一个错误的讯号进入到CPLD或FPGA判断后将会影响到CPLD或FPGA最后输出讯号的结果，严重的话将是导致没有办法开机，在这样的情况下，需要耗费非常多的人力与时间才能找到问题。只要任何一根设定错误的初始值进到CPLD或FPGA，就会为系统带来风险，轻则就是误报系统警示，自动关机或是无法开机的严重行为。

发明内容

有鉴于此，本发明实施例的目的在于提出一种CPLD或FPGA信号处理的方法、装置、设备及可读介质，通过CPLD或FPGA内部的判断模块先确认外部信号的初始值是否正确，如果发现初始值设计错误，告警并盘查所有信号的初始值，保证所有初始值全部正确才能启动CPLD或FPGA内部代码，对信号进行同步处理，可以避免因为输入信号的初始值错误导致CPLD或FPGA输出错误而影响系统运作，提高了CPLD或FPGA处理信号的效率。

基于上述目的，本发明实施例的一方面提供了一种CPLD或FPGA信号处理的方法，包括以下步骤：将CPLD或FPGA的判断模块设置为上电使能状态，并将CPLD或FPGA的代码执行模块设置为上电不使能状态；通过所述判断模块获取代码执行模块输入端口信号的初始值，并判断每个初始值与对应的预设初始值是否一致；以及响应于任一初始值与对应的预设初始值不一致，发出故障告警，并重新设置初始值。

在一些实施方式中，还包括：响应于全部初始值与对应的预设初始值均一致，使能代码执行模块，对信号进行同步处理。

在一些实施方式中，判断每个初始值与对应的预设初始值是否一致包括：判断初始值电平高低与对应的预设初始值电平高低是否一致。

本发明实施例的另一方面，还提供了一种CPLD或FPGA信号处理的装置，包括：使能模块，配置用于将CPLD或FPGA的判断模块设置为上电使能状态，并将CPLD或FPGA的代码执行模块设置为上电不使能状态；初始值判断模块，配置用于通过所述判断模块获取代码执行模块输入端口信号的初始值，并判断每个初始值与对应的预设初始值是否一致；以及处理模块，配置用于响应于任一初始值与对应的预设初始值不一致，发出故障告警，并重新设置初始值。

在一些实施方式中，处理模块进一步配置用于：响应于全部初始值与对应的预设初始值均一致，使能代码执行模块，对信号进行同步处理。

在一些实施方式中，处理模块进一步配置用于：发出故障告警，并点亮故障输入端口对应的LED灯；根据点亮的LED灯确定故障输入端口，并重新设置故障输入端口的初始值。

本发明实施例的再一方面，还提供了一种计算机设备，包括：至少一个处理器；以及存储器，存储器存储有可在处理器上运行的计算机指令，指令由处理器执行时实现以下步骤：将CPLD或FPGA的判断模块设置为上电使能状态，并将CPLD或FPGA的代码执行模块设置为上电不使能状态；通过所述判断模块获取代码执行模块输入端口信号的初始值，并判断每个初始值与对应的预设初始值是否一致；以及响应于任一初始值与对应的预设初始值不一致，发出故障告警，并重新设置初始值。

在一些实施方式中，步骤还包括：响应于全部初始值与对应的预设初始值均一致，使能代码执行模块，对信号进行同步处理。

本发明实施例的再一方面，还提供了一种计算机可读存储介质，计算机可读存储介质存储有被处理器执行时实现如上方法步骤的计算机程序。

本发明具有以下有益技术效果：通过CPLD或FPGA内部的判断模块先确认外部信号的初始值是否正确，如果发现初始值设计错误，告警并盘查所有信号的初始值，保证所有初始值全部正确才能启动CPLD或FPGA内部代码，对信号进行同步处理，可以避免因为输入信号的初始值错误导致CPLD或FPGA输出错误而影响系统运作，提高了CPLD或FPGA处理信号的效率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。

图1为本发明提供的CPLD或FPGA信号处理的方法的实施例的示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。

需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。

基于上述目的，本发明实施例的第一个方面，提出了CPLD或FPGA信号处理的方法的实施例。图1示出的是本发明提供的CPLD或FPGA信号处理的方法的实施例的示意图。如图1所示，本发明实施例包括如下步骤：

S1、将CPLD或FPGA的判断模块设置为上电使能状态，并将CPLD或FPGA的代码执行模块设置为上电不使能状态；

S2、通过所述判断模块获取代码执行模块输入端口信号的初始值，并判断每个初始值与对应的预设初始值是否一致；以及

S3、响应于任一初始值与对应的预设初始值不一致，发出故障告警，并重新设置初始值。

在本实施例中，对于判断时间不同的输入端口的信号，在CPLD或FPGA的代码执行模块使能前对其信号的初始值进行判断，避免初始值错误的错误信号带入到CPLD或FPGA的代码执行模块中引发故障，当初始值与对应的预设初始值不一致，即初始值错误时，发出告警，并点亮故障输入端口对应的LED灯，根据点亮的LED灯确定故障输入端口。当全部初始值与对应的预设初始值均一致，使能代码执行模块，CPLD或FPGA的代码执行模块对信号进行同步处理。

在本发明的一些实施例中，还包括：响应于全部初始值与对应的预设初始值均一致，使能代码执行模块，对信号进行同步处理。

在本发明的一些实施例中，判断每个初始值与对应的预设初始值是否一致包括：判断初始值电平高低与对应的预设初始值电平高低是否一致。代码RESET_N中的_N代表信号初始值RESET要是低电平0就会启动系统重启，因为不能一上电使能就让系统重启，所以初始值就要设计为高电平1才会把该信号引入代码执行模块中并执行相对应的逻辑运作。

在本发明的一些实施方式中，发出故障告警，并重新设置初始值包括：发出故障告警，并点亮故障输入端口对应的LED灯；根据点亮的LED灯确定故障输入端口，并重新设置故障输入端口的初始值。

需要特别指出的是，上述CPLD或FPGA信号处理的方法的各个实施例中的各个步骤均可以相互交叉、替换、增加、删减，因此，这些合理的排列组合变换之于CPLD或FPGA信号处理的方法也应当属于本发明的保护范围，并且不应将本发明的保护范围局限在实施例之上。

基于上述目的，本发明实施例的第二个方面，提出了一种CPLD或FPGA信号处理的装置，包括：使能模块，配置用于将CPLD或FPGA的判断模块设置为上电使能状态，并将CPLD或FPGA的代码执行模块设置为上电不使能状态；初始值判断模块，配置用于通过所述判断模块获取代码执行模块输入端口信号的初始值，并判断每个初始值与对应的预设初始值是否一致；以及处理模块，配置用于响应于任一初始值与对应的预设初始值不一致，发出故障告警，并重新设置初始值。

在本发明的一些实施方式中，处理模块进一步配置用于：响应于全部初始值与对应的预设初始值均一致，使能代码执行模块，对信号进行同步处理。

在本发明的一些实施方式中，处理模块进一步配置用于：发出故障告警，并点亮故障输入端口对应的LED灯；根据点亮的LED灯确定故障输入端口，并重新设置故障输入端口的初始值。

基于上述目的，本发明实施例的第三个方面，提出了一种计算机设备，包括：至少一个处理器；以及存储器，存储器存储有可在处理器上运行的计算机指令，指令由处理器执行时实现以下步骤：将CPLD或FPGA的判断模块设置为上电使能状态，并将CPLD或FPGA的代码执行模块设置为上电不使能状态；通过所述判断模块获取代码执行模块输入端口信号的初始值，并判断每个初始值与对应的预设初始值是否一致；以及响应于任一初始值与对应的预设初始值不一致，发出故障告警，并重新设置初始值。

在本发明的一些实施方式中，步骤还包括：响应于全部初始值与对应的预设初始值均一致，使能代码执行模块，对信号进行同步处理。

本发明还提供了一种计算机可读存储介质，计算机可读存储介质存储有被处理器执行时执行如上方法的计算机程序。

最后需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，CPLD或FPGA信号处理的方法的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，程序的存储介质可为磁碟、光盘、只读存储记忆体(ROM)或随机存储记忆体(RAM)等。上述计算机程序的实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。

此外，根据本发明实施例公开的方法还可以被实现为由处理器执行的计算机程序，该计算机程序可以存储在计算机可读存储介质中。在该计算机程序被处理器执行时，执行本发明实施例公开的方法中限定的上述功能。

此外，上述方法步骤以及系统单元也可以利用控制器以及用于存储使得控制器实现上述步骤或单元功能的计算机程序的计算机可读存储介质实现。

此外，应该明白的是，本文的计算机可读存储介质(例如，存储器)可以是易失性存储器或非易失性存储器，或者可以包括易失性存储器和非易失性存储器两者。作为例子而非限制性的，非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦写可编程ROM(EEPROM)或快闪存储器。易失性存储器可以包括随机存取存储器(RAM)，该RAM可以充当外部高速缓存存储器。作为例子而非限制性的，RAM可以以多种形式获得，比如同步RAM(DRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据速率SDRAM(DDRSDRAM)、增强SDRAM(ESDRAM)、同步链路DRAM(SLDRAM)、以及直接Rambus RAM(DRRAM)。所公开的方面的存储设备意在包括但不限于这些和其它合适类型的存储器。

本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。

结合这里的公开所描述的各种示例性逻辑块、模块和电路可以利用被设计成用于执行这里功能的下列部件来实现或执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑器件、分立门或晶体管逻辑、分立的硬件组件或者这些部件的任何组合。通用处理器可以是微处理器，但是可替换地，处理器可以是任何传统处理器、控制器、微控制器或状态机。处理器也可以被实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP和/或任何其它这种配置。

结合这里的公开所描述的方法或算法的步骤可以直接包含在硬件中、由处理器执行的软件模块中或这两者的组合中。软件模块可以驻留在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM、或本领域已知的任何其它形式的存储介质中。示例性的存储介质被耦合到处理器，使得处理器能够从该存储介质中读取信息或向该存储介质写入信息。在一个替换方案中，存储介质可以与处理器集成在一起。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在用户终端中。在一个替换方案中，处理器和存储介质可以作为分立组件驻留在用户终端中。

在一个或多个示例性设计中，功能可以在硬件、软件、固件或其任意组合中实现。如果在软件中实现，则可以将功能作为一个或多个指令或代码存储在计算机可读介质上或通过计算机可读介质来传送。计算机可读介质包括计算机存储介质和通信介质，该通信介质包括有助于将计算机程序从一个位置传送到另一个位置的任何介质。存储介质可以是能够被通用或专用计算机访问的任何可用介质。作为例子而非限制性的，该计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其它光盘存储设备、磁盘存储设备或其它磁性存储设备，或者是可以用于携带或存储形式为指令或数据结构的所需程序代码并且能够被通用或专用计算机或者通用或专用处理器访问的任何其它介质。此外，任何连接都可以适当地称为计算机可读介质。例如，如果使用同轴线缆、光纤线缆、双绞线、数字用户线路(DSL)或诸如红外线、无线电和微波的无线技术来从网站、服务器或其它远程源发送软件，则上述同轴线缆、光纤线缆、双绞线、DSL或诸如红外线、无线电和微波的无线技术均包括在介质的定义。如这里所使用的，磁盘和光盘包括压缩盘(CD)、激光盘、光盘、数字多功能盘(DVD)、软盘、蓝光盘，其中磁盘通常磁性地再现数据，而光盘利用激光光学地再现数据。上述内容的组合也应当包括在计算机可读介质的范围内。

以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。

应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。

上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。

本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。

所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (7)

1.一种CPLD或FPGA信号处理的方法，其特征在于，包括以下步骤：

将CPLD或FPGA的判断模块设置为上电使能状态，并将所述CPLD或FPGA的代码执行模块设置为上电不使能状态；

通过所述判断模块获取所述代码执行模块输入端口信号的初始值，并判断每个所述初始值与对应的预设初始值是否一致；以及

响应于任一所述初始值与所述对应的预设初始值不一致，发出故障告警，并重新设置所述初始值；

响应于全部所述初始值与所述对应的预设初始值均一致，使能所述代码执行模块，对所述信号进行同步处理。

2.根据权利要求1所述的CPLD或FPGA信号处理的方法，其特征在于，判断每个所述初始值与对应的预设初始值是否一致包括：

判断所述初始值电平高低与对应的预设初始值电平高低是否一致。

3.根据权利要求1所述的CPLD或FPGA信号处理的方法，其特征在于，发出故障告警，并重新设置所述初始值包括：

发出故障告警，并点亮故障输入端口对应的LED灯；

根据点亮的所述LED灯确定故障输入端口，并重新设置所述故障输入端口的所述初始值。

4.一种CPLD或FPGA信号处理的装置，其特征在于，包括：

使能模块，配置用于将CPLD或FPGA的判断模块设置为上电使能状态，并将所述CPLD或FPGA的代码执行模块设置为上电不使能状态；

初始值判断模块，配置用于通过所述判断模块获取所述代码执行模块输入端口信号的初始值，并判断每个所述初始值与对应的预设初始值是否一致；以及

处理模块，配置用于响应于任一所述初始值与所述对应的预设初始值不一致，发出故障告警，并重新设置所述初始值；

所述处理模块，还配置用于响应于全部所述初始值与所述对应的预设初始值均一致，使能所述代码执行模块，对所述信号进行同步处理。

5.根据权利要求4所述的CPLD或FPGA信号处理的装置，其特征在于，所述处理模块进一步配置用于：

发出故障告警，并点亮故障输入端口对应的LED灯；

根据点亮的所述LED灯确定故障输入端口，并重新设置所述故障输入端口的所述初始值。

6.一种计算机设备，其特征在于，包括：

至少一个处理器；以及

存储器，所述存储器存储有可在所述处理器上运行的计算机指令，所述指令由所述处理器执行时实现以下步骤：

将CPLD或FPGA的判断模块设置为上电使能状态，并将所述CPLD或FPGA的代码执行模块设置为上电不使能状态；

通过所述判断模块获取所述代码执行模块输入端口信号的初始值，并判断每个所述初始值与对应的预设初始值是否一致；以及

响应于任一所述初始值与所述对应的预设初始值不一致，发出故障告警，并重新设置所述初始值；

响应于全部所述初始值与所述对应的预设初始值均一致，使能所述代码执行模块，对所述信号进行同步处理。

7.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1-3任意一项所述方法的步骤。

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