CN111585755B - 片上单元可配置的多协议兼容量子密钥分发解码集成芯片 - Google Patents

片上单元可配置的多协议兼容量子密钥分发解码集成芯片 Download PDF

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Abstract

本发明公开了一种片上单元可配置的多协议兼容量子密钥分发解码集成芯片，包括第一可调光分路器，用于将输入光信号可调节分光，配置不同量子密钥分发协议解码需求；第二可调光分路器和第三可调光分路器，用于将输入光信号可调节分光，二者结构参数相同；第一光延迟线和第二光延迟线，二者结构参数相同，用于延迟输入光信号；第一相位调制器和第二相位调制器，用于调节输入光信号的相位，二者结构参数相同；第四可调光分路器和第五可调光分路器，用于将输入光信号可调节分光，二者结构参数相同；各单元均为光波导结构，集成在同一衬底上。本发明可满足多协议量子密钥分发解码需求，结构紧凑、集成度高、稳定性好，利于低成本推广应用。

Description

片上单元可配置的多协议兼容量子密钥分发解码集成芯片
技术领域
本发明涉及量子通信技术领域，尤其涉及一种片上单元可配置的多协议兼容量子密钥分发解码集成芯片。
背景技术
量子通信是量子力学和通信理论相结合产生的交叉学科，诞生30年来，已经从理论构想向实用化过渡。随着量子计算机的发展，经典的加密技术面临着前所未有的挑战。2018年1月，英特尔在美国拉斯维加斯消费电子展上发布具有49量子比特的超导量子测试芯片。2018年3月，谷歌展示了最新研制的72量子比特的可编程超导量子处理器“Bristlecone”，并称这一处理器有望实现“量子优越性”。2019年9月，IBM推出全球首台53位的量子计算机，并将付诸商用。计算机领域的研究人员将拥有50量子比特的量子计算机称为“量子霸权”，它可以实施目前常规的超级计算机所不能完成的任务。量子计算机的并行计算能力提高了计算效率并将运算速度提高几个数量级，这使得目前广泛应用的密码体制无法抵抗量子计算的穷举攻击(至少在理论上)。因此，研究可以抵抗量子计算攻击的量子保密通信技术势在必行。
相对于传统的密码通信，基于量子密钥分发的量子保密通信系统的安全性是基于量子力学的基本原理而不是数学计算的复杂性，利用海森堡不确定性原理和未知量子态不可克隆原理来发现窃听的存在，在理论上确保了信息的无条件安全性。目前，量子密钥分发系统中的解码端多采用分立光学元件搭建而成，体积大、结构复杂、稳定性差、成本高，且一个解码端仅支持单一的量子密钥分发协议，灵活性、适配性差，不利于推广应用，因此，亟需设计一种结构紧凑、集成度高、稳定性好、低成本的片上单元可配置的多协议兼容量子密钥分发解码集成芯片。
发明内容
(一)要解决的技术问题
基于上述技术问题，本发明提供了一种片上单元可配置的多协议兼容量子密钥分发解码集成芯片，该芯片可满足多协议解码需求，结构紧凑、集成度高、稳定性好，利于低成本推广应用。
(二)技术方案
本发明提供了一种片上单元可配置的多协议兼容量子密钥分发解码集成芯片，包括：
第一可调光分路器2，其上配置不同量子密钥分发协议，且包括第一输出端口和第二输出端口；
第二可调光分路器3，包括第三输出端口和第四输出端口，且其输入端口与所述第一输出端口相连；
第三可调光分路器4，包括第五输出端口和第六输出端口，且其输入端口与所述第二输出端口相连，所述第三可调光分路器4与所述第二可调光分路器3的结构参数相同；
第一光延迟线5，其输入端口与所述第三输出端口相连；
第一相位调制器7，其输入端口与所述第四输出端口相连；
第二光延迟线6，其输入端口与所述第五输出端口相连，所述第二光延迟线6与所述第一光延迟线5的结构参数相同；
第二相位调制器8，其输入端口与所述第六输出端口相连，所述第二相位调制器8与所述第一相位调制器7的结构参数相同；
第四可调光分路器9，包括两输入端口，分别与第一光延迟线5和第一相位调制器7的输出端口相连；
第五可调光分路器10，包括两输入端口，分别与第二光延迟线6和第二相位调制器8的输出端口相连，所述第五可调光分路器10与所述第四可调光分路器9的结构参数相同。
一些实施例中，所述第一可调光分路器2、第二可调光分路器3、第三可调光分路器4、第一光延迟线5、第一相位调制器7、第二光延迟线6、第二相位调制器8、第四可调光分路器9及第五可调光分路器10均为光波导结构，并集成在同一衬底1上。
一些实施例中，所述不同量子密钥分发协议包括BB84相位协议、BB84时间戳-相位协议、差分相移协议及相干态单光路协议。
一些实施例中，所述第一可调光分路器2、第二可调光分路器3、第三可调光分路器4、第四可调光分路器9和第五可调光分路器10为马赫-曾德尔干涉仪结构或定向耦合器结构，其中，所述马赫-曾德尔干涉仪结构的上臂光波导或下臂光波导上方分别设置加热电极、或其上臂光波导和下臂光波导上方同时设置加热电极，所述定向耦合器结构的两个耦合光波导上方同时设置加热电极。
一些实施例中，所述第一光延迟线5为弯曲波导结构。
一些实施例中，所述第一相位调制器7为上方设置加热电极的直波导结构。
一些实施例中，第一光延迟线5的长度大于第一相位调制器7的长度，且其长度差为ΔL＝cΔt/n，其中，c为真空中的光速，n为光波导折射率，Δt为延迟时间。
一些实施例中，所述衬底1为硅、石英或III-V族半导体化合物材料。
一些实施例中，所述光波导结构的材料为二氧化硅、绝缘体上硅、氮化硅或III-V族半导体化合物材料。
一些实施例中，所述加热电极的材料为钛、钨或钛-钨合金。
(三)有益效果
通过上述技术方案可以看出，本发明提供的该片上单元可配置的多协议兼容量子密钥分发解码集成芯片，至少具有以下有益效果：
1)通过采用可配置片上单元，解决了多种不同量子密钥协议间的兼容问题，能够满足多种不同量子密钥分发协议解码需求；
2)芯片结构紧凑、集成度高、稳定性好，利于低成本推广应用。
附图说明
图1示出了本发明实施例中片上单元可配置的多协议兼容量子密钥分发解码集成芯片结构示意图；
图2示出了本发明实施例中BB84相位协议、BB84时间戳-相位协议解码过程示意图；
图3示出了本发明实施例中差分相移协议解码过程示意图；
图4示出了本发明实施例中相干态单路协议解码过程示意图。
图中：
衬底1 第一可调光分路器2
第二可调光分路器3 第三可调光分路器4
第一光延迟线5 第二光延迟线6
第一相位调制器7 第二相位调制器8
第四可调光分路器9 第五可调光分路器10
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
本发明一实施例提供了一种片上单元可配置的多协议兼容量子密钥分发解码集成芯片，其结构示意图请参见图1所示，该芯片包括：
第一可调光分路器2，用于将输入光信号可调节分光，其上配置不同量子密钥分发协议(本实施例中包括BB84相位协议、BB84时间戳-相位协议、差分相移协议及相干态单光路协议)的解码需求，且包括第一输出端口和第二输出端口；
第二可调光分路器3，用于将输入光信号可调节分光，包括第三输出端口和第四输出端口，且其输入端口与第一输出端口相连；
第三可调光分路器4，用于将输入光信号可调节分光，包括第五输出端口和第六输出端口，且其输入端口与第二输出端口相连，第三可调光分路器4与第二可调光分路器3的结构参数相同；
第一光延迟线5，用于延迟输入光信号，其输入端口与第三输出端口相连；
第一相位调制器7，用于调节输入光信号的相位，其输入端口与第四输出端口相连；
第二光延迟线6，用于延迟输入光信号，其输入端口与第五输出端口相连，第二光延迟线6与第一光延迟线5的结构参数相同；
第二相位调制器8，用于调节输入光信号的相位，其输入端口与第六输出端口相连，第二相位调制器8与第一相位调制器7的结构参数相同；
第四可调光分路器9，用于将输入光信号可调节分光，包括两输入端口，分别与第一光延迟线5和第一相位调制器7的输出端口相连；
第五可调光分路器10，用于将输入光信号可调节分光，包括两输入端口，分别与第二光延迟线6和第二相位调制器8的输出端口相连，第五可调光分路器10与第四可调光分路器9的结构参数相同；
其中，第一可调光分路器2、第二可调光分路器3、第三可调光分路器4、第一光延迟线5、第一相位调制器7、第二光延迟线6、第二相位调制器8、第四可调光分路器9及第五可调光分路器10均为光波导结构，并集成在同一硅衬底1上，本实施例中，该光波导结构的材料为二氧化硅。
需要说明的是，光波导结构的材料可选为二氧化硅、绝缘体上硅、氮化硅或III-V族半导体化合物材料，衬底1可选为硅、石英或III-V族半导体化合物材料，本发明对此不受限制。
优选地，本实施例中，第一可调光分路器2、第二可调光分路器3和第三可调光分路器4均采用马赫-曾德尔干涉仪结构，其上下臂光波导上方同时设置加热电极；第四可调光分路器9和第五可调光分路器10均采用定向耦合器结构，两个耦合光波导上方同时设置加热电极。
需要说明的是，第一可调光分路器2、第二可调光分路器3、第三可调光分路器4、第四可调光分路器9和第五可调光分路器10均可选为马赫-曾德尔干涉仪结构或定向耦合器结构。且选择马赫-曾德尔干涉仪结构时，在马赫-曾德尔干涉仪结构的上臂光波导或下臂光波导上方分别设置加热电极、或其上臂光波导和下臂光波导上方同时设置加热电极；选择定向耦合器结构时，在定向耦合器结构的两个耦合光波导上方同时设置加热电极。
优选地，本实施例中，第一光延迟线5为弯曲波导结构，第一相位调制器7为上方设置加热电极的直波导结构，且第一光延迟线5的长度大于第一相位调制器7的长度，其长度差为ΔL＝cΔt/n，其中，c为真空中的光速，n为光波导折射率，Δt为延迟时间，Δt与解码所对应的编码脉冲延迟时间一致。对加热电极施加一定的电压，利用二氧化硅的热光效应，通过改变光波导的折射率，从而进行可调节分光或相位调制。
需要说明的是，其中的加热电极的材料可选为钛、钨或钛-钨合金。
在具体实施工作时，首先在编码端完成量子态的制备后，光信号经光纤传输后进入本发明解码芯片的输入端口B或者C，根据不同的量子密钥传输协议，通过配置片上单元选择不同解码方式；本发明解码芯片的输入端口A和D仅为验证单元器件性能所设，实际解码过程中不作使用。以下列举几则本芯片在解码不同量子密钥分发传输协议时的工作方式：
(1)BB84相位协议
本实施例中BB84相位协议解码过程如图2所示。编码端制备四个量子态|0>、|1>、|+>、|->，携带量子态信息的具有相同功率、延迟时间为Δt的双脉冲经光纤传输后进入本发明芯片的第一可调光分路器2的输入端口B或C。以光信号输入端口B为例，双脉冲经过第一可调光分路器2，通过对第一可调光分路器2的上下臂加热电极施加一定的电压，使得双脉冲在第一可调光分路器2的第一输出端口和第二输出端口等比例分光后，分别以50％的概率进入到第二可调光分路器3和第三可调光分路器4中，通过对第二可调光分路器3和第三可调光分路器4的上下臂加热电极分别施加一定的电压，使得双脉冲在第二可调光分路器3的第三输出端口和第四输出端口，以及在第三可调光分路器4的第五输出端口和第六输出端口分别进行不等比分光，以补偿双脉冲进入具有ΔL路程差的延迟线和相位调制器而产生的损耗差异，保证输出脉冲的功率均衡，从而实现高的干涉可见度，降低量子误码率。通过对第一相位调制器7和第二相位调制器8的加热电极分别施加不同的电压，调整校正脉冲之间的相位差，使之分别处于响应X基(对应量子态|+>、|->)和Y基(对应量子态|0>、|1>)的状态，脉冲经过第四可调光分路器9或第五可调光分路器10时，分别发生干涉，产生的三个脉冲由两个输出端口E、F或G、H输出，中间脉冲呈现相干增强或相干抵消状态，经由单光子探测器监测中间脉冲，分别对应不同的量子态。并且，为了调整由于工艺误差导致的两个输出端口功率不均，需要通过对第四可调光分路器9和第五可调光分路器10的两个耦合波导上方加热电极分别施加一定的电压，使得两个输出端口同时等比例输出，实现两个输出端口同时具有高的干涉可见度及低的量子误码率。
(2)BB84时间戳-相位协议
本实施例中BB84时间戳-相位协议解码过程亦如图2所示。编码端制备四个量子态|0>、|1>、|+>、|->，以量子态|+>、|->为例说明解码过程。携带量子态信息的具有相同功率、延迟时间为Δt的双脉冲经光纤传输后进入本发明芯片第一可调光分路器2的输入端口B或C。以光信号输入端口B为例，双脉冲经过第一可调光分路器2，通过对第一可调光分路器2的上下臂加热电极施加一定的电压，使得双脉冲在第一可调光分路器2的第一输出端口和第二输出端口以2：0或0：2比例分光后，单一进入第二可调光分路器3或第三可调光分路器4中，以第二可调光分路器3为例，通过对第二可调光分路器3的上下臂加热电极分别施加一定的电压，使得双脉冲在第二可调光分路器3的第三输出端口和第四输出端口分别进行不等比分光，以补偿双脉冲进入具有ΔL路程差的延迟线和相位调制器而产生的损耗差异，保证输出脉冲的功率均衡，从而实现高的干涉可见度，降低量子误码率。通过对第一相位调制器7的加热电极施加不同的电压，调整校正脉冲之间的相位差，使之处于响应Y基(对应量子态|+>、|->)的状态，脉冲经过第四可调光分路器9时发生干涉，产生的三个脉冲由两个输出端口E、F输出，中间脉冲呈现相干增强或相干抵消状态，经由单光子探测器监测中间脉冲，在输出端口E探测到光子代表量子态|+>，在输出端口F探测到光子代表量子态|->。并且，为了调整由于工艺误差导致的两个输出端口功率不均，需要通过对第四可调光分路器9的耦合波导上方加热电极分别施加一定的电压，使得两个输出端口同时等比例输出，实现两个输出端口同时具有高的干涉可见度及低的量子误码率。
(3)差分相移(DPS)协议
本实施例中差分相移协议解码过程如图3所示。编码端制备两个量子态为|0>、|1>，携带量子态信息的具有相同功率，并且相邻脉冲延迟时间为Δt的脉冲序列，经光纤传输后进入本发明芯片第一可调光分路器2的输入端口B或C。以光信号输入端口B为例，脉冲序列经过第一可调光分路器2，通过对第一可调光分路器2的上下臂加热电极施加一定的电压，使得连续脉冲在第一可调光分路器2的第一输出端口和第二输出端口以2∶0或0∶2比例分光后，单一进入第二可调光分路器3或第三可调光分路器4中，以第二可调光分路器3为例，通过对第二可调光分路器3的上下臂加热电极分别施加一定的电压，使得脉冲序列在第二可调光分路器3的第三输出端口和第四输出端口分别进行不等比分光，以补偿脉冲进入具有ΔL路程差的延迟线和相位调制器而产生的损耗差异，保证输出脉冲的功率均衡，从而实现高的干涉可见度，降低量子误码率。通过对第一相位调制器7的加热电极施加一定的电压，调整校正脉冲之间的相位差，使之处于响应的状态，脉冲经过第四可调光分路器9时，脉冲序列的相邻脉冲之间会发生干涉，之后由两个输出端口E、F输出，经由单光子探测器监测脉冲光强(响应)，不同端口响应对应不同的量子态，例如输出端口E响应时，对应量子态|0>，输出端口F响应时，则对应量子态|1>。
(4)相干态单光路(COW)协议
本实施例中相干态单光路协议解码过程如图4所示。编码端制备三个量子态|0>、|1>，|d>(诱骗态)，携带量子态信息的相邻脉冲延迟时间为Δt的脉冲序列，经光纤传输后进入本发明芯片第一可调光分路器2的输入端口B或C。以光信号输入端口B为例，脉冲序列经过第一可调光分路器2，通过对第一可调光分路器2的上下臂加热电极施加一定的电压，使得脉冲序列在第一可调光分路器2的第一输出端口和第二输出端口以一定比例分光后，使小部分光通过第一输出端口进入第二可调光分路器3，大部分光通过第二输出端口进入第三可调光分路器4中。在第三可调光分路器4中，通过对第三可调光分路器4的上下臂加热电极分别施加一定的电压，使得脉冲序列在第三可调光分路器4的第五输出端口输出到第五可调光分路器10中，通过对第五可调光分路器10的耦合波导上方加热电极分别施加一定的电压，使得脉冲序列由单一输出端口G或者H输出，经由单光子探测器监测，当在一个周期中的第一个脉冲测到信息时，代表比特0，反之则为1。对于诱骗态周期，考虑到微弱的光强及有限的探测效率，探测器的测量结果是随机的，这部分数据将被舍弃。在第二可调光分路器3中，通过对第二可调光分路器3的上下臂加热电极分别施加一定的电压，使得脉冲序列在第二可调光分路器3的第三输出端口和第四输出端口分别进行不等比分光，以补偿脉冲序列进入具有ΔL路程差的延迟线和相位调制器而产生的损耗差异，保证输出脉冲的功率均衡。通过对第一相位调制器7的加热电极施加不同的电压，调整校正脉冲之间的相位差，使之处于响应的状态，相邻的强度均不为0的两个脉冲经过第四可调光分路器9时，均会发生干涉，产生的脉冲由输出端口E或F输出，经由单光子探测器监测，在理想情况下，所有的干涉结果都应当在同一个探测器处响应。当存在窃听时，就可能导致另一个探测器响应。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种片上单元可配置的多协议兼容量子密钥分发解码集成芯片，其特征在于，包括：
第一可调光分路器(2)，其上配置不同量子密钥分发协议，且包括第一输出端口和第二输出端口；
第二可调光分路器(3)，包括第三输出端口和第四输出端口，且其输入端口与所述第一输出端口相连；
第三可调光分路器(4)，包括第五输出端口和第六输出端口，且其输入端口与所述第二输出端口相连，所述第三可调光分路器(4)与所述第二可调光分路器(3)的结构参数相同；
第一光延迟线(5)，其输入端口与所述第三输出端口相连；
第一相位调制器(7)，其输入端口与所述第四输出端口相连；
第二光延迟线(6)，其输入端口与所述第五输出端口相连，所述第二光延迟线(6)与所述第一光延迟线(5)的结构参数相同；
第二相位调制器(8)，其输入端口与所述第六输出端口相连，所述第二相位调制器(8)与所述第一相位调制器(7)的结构参数相同；
第四可调光分路器(9)，包括两输入端口，分别与所述第一光延迟线(5)和所述第一相位调制器(7)的输出端口相连；
第五可调光分路器(10)，包括两输入端口，分别与所述第二光延迟线(6)和所述第二相位调制器(8)的输出端口相连，所述第五可调光分路器(10)与所述第四可调光分路器(9)的结构参数相同。
2.根据权利要求1所述的片上单元可配置的多协议兼容量子密钥分发解码集成芯片，其特征在于，所述第一可调光分路器(2)、第二可调光分路器(3)、第三可调光分路器(4)、第一光延迟线(5)、第一相位调制器(7)、第二光延迟线(6)、第二相位调制器(8)、第四可调光分路器(9)及第五可调光分路器(10)均为光波导结构，并集成在同一衬底(1)上。
3.根据权利要求1所述的片上单元可配置的多协议兼容量子密钥分发解码集成芯片，其特征在于，所述不同量子密钥分发协议包括BB84相位协议、BB84时间戳-相位协议、差分相移协议和/或相干态单光路协议。
4.根据权利要求1所述的片上单元可配置的多协议兼容量子密钥分发解码集成芯片，其特征在于，所述第一可调光分路器(2)、第二可调光分路器(3)、第三可调光分路器(4)、第四可调光分路器(9)和第五可调光分路器(10)为马赫-曾德尔干涉仪结构或定向耦合器结构，其中，所述马赫-曾德尔干涉仪结构的上臂光波导或下臂光波导上方分别设置加热电极、或其上臂光波导和下臂光波导上方同时设置加热电极，所述定向耦合器结构的两个耦合光波导上方同时设置加热电极。
5.根据权利要求1所述的片上单元可配置的多协议兼容量子密钥分发解码集成芯片，其特征在于，所述第一光延迟线(5)为弯曲波导结构。
6.根据权利要求1所述的片上单元可配置的多协议兼容量子密钥分发解码集成芯片，其特征在于，所述第一相位调制器(7)为上方设置加热电极的直波导结构。
7.根据权利要求1所述的片上单元可配置的多协议兼容量子密钥分发解码集成芯片，其特征在于，所述第一光延迟线(5)的长度大于所述第一相位调制器(7)的长度，且其长度差为ΔL＝cΔt/n，其中，c为真空中的光速，n为光波导折射率，Δt为延迟时间。
8.根据权利要求1所述的片上单元可配置的多协议兼容量子密钥分发解码集成芯片，其特征在于，衬底(1)为硅、石英或III-V族半导体化合物材料。
9.根据权利要求2所述的片上单元可配置的多协议兼容量子密钥分发解码集成芯片，其特征在于，所述光波导结构的材料为二氧化硅、绝缘体上硅、氮化硅或III-V族半导体化合物材料。
10.根据权利要求4或6所述的片上单元可配置的多协议兼容量子密钥分发解码集成芯片，其特征在于，所述加热电极的材料为钛、钨或钛-钨合金。
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