CN111585527A - 一种斩波仪表放大器电路 - Google Patents

Abstract

本申请公开了一种斩波仪表放大器电路，包括：包括：第一和第二运算放大器，及斩波放大器，所述斩波放大器包括斩波调制开关、第三运算放大器，及第一和第二输出级，所述第一运算放大器的输出端和所述第二运算放大器的输出端通过所述斩波调制开关分别和所述第三运算放大器的两个输入端相连，所述第三运算放大器的两个输出端分别连接所述第一输出级和所述第二输出级，所述第一输出级和所述第二输出级选择性的连接到斩波仪表放大器电路的输出端并分别连接第一参考电压和第二参考电压。

Description

一种斩波仪表放大器电路

技术领域

本发明一般涉及电子技术领域，特别的涉及一种斩波仪表放大器电路。

背景技术

随着电子技术的飞速发展，运算放大电路也得到广泛的应用。集成运算放大器种类很多，其中仪表放大器作为一种高性能放大器，在数据采集、传感器信号放大、高速信号调节、医疗仪器和高档音响设备等方面倍受青睐。仪表放大器把关键元件集成在放大器内部，以特定的结构实现高共模抑制比、高输入阻抗、低噪声、低线性误差、低失调漂移，增益设置灵活和使用方便等特点。

发明内容

本发明的目的在于提供一种斩波仪表放大器电路，提供更低的失调电压，并提高仪表放大器的精度。

为了解决上述问题，本申请提供了一种斩波仪表放大器电路，包括：第一和第二运算放大器，及斩波放大器，所述斩波放大器包括斩波调制开关、第三运算放大器，及第一和第二输出级，所述第一运算放大器的输出端和所述第二运算放大器的输出端通过所述斩波调制开关分别和所述第三运算放大器的两个输入端相连，所述第三运算放大器的两个输出端分别连接所述第一输出级和所述第二输出级，所述第一输出级和所述第二输出级选择性的连接到斩波仪表放大器电路的输出端并分别连接第一参考电压和第二参考电压。

在一个优选例中，所述第一参考电压和所述第二参考电压由参考电压生成模块提供，所述参考电压生成模块包括：

第四运算放大器，所述第四运算放大器的正输入端连接参考电压，所述第四运算放大器的输出端通过第一开关连接所述第一参考电压并通过第三开关连接所述第二参考电压，所述第四运算放大器的负输入端通过第二开关S2连接所述第一参考电压并通过第四开关连接所述第二参考电压。

在一个优选例中，所述第一运算放大器的正输入端通过第十一开关连接反相输入信号，输出端连接第一电阻和第二电阻，所述第二电阻连接所述第一参考电压，所述第一电阻和所述第二电阻之间的节点通过第五开关连接所述第三运算放大器的正输入端并通过第六开关连接所述第三运算放大器的负输入端，所述第三运算放大器的正输出端连接第一输出级，所述第一输出级的输出端连接所述第二电阻和所述第一参考电压并通过第九开关连接所述斩波仪表放大器电路的输出端；

所述第二运算放大器的正输入端通过第十二开关连接同相输入信号，输出端连接第三电阻和第四电阻，所述第四电阻连接所述第二参考电压，所述第三电阻和所述第四电阻之间的节点通过第七开关连接所述第三运算放大器的正输入端并通过第八开关连接所述第三运算放大器的负输入端，所述第三运算放大器的负输出端连接第二输出级，所述第二输出级的输出端连接所述第四电阻和所述第二参考电压并通过第十开关连接所述斩波仪表放大器电路的输出端；

所述第五至第八开关形成所述斩波调制开关。

在一个优选例中，所述第一输出级包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管及第二NMOS晶体管，其中，

所述第一PMOS晶体管的源极连接电源端，漏极连接所述第二PMOS晶体管的源极，栅极连接第二控制信号；

所述第二PMOS晶体管的漏极连接所述第一NMOS晶体管的漏极，栅极连接所述第三运算放大器的正输出端；

所述第一NMOS晶体管的源极连接所述第二NMOS晶体管的漏极，栅极连接所述第三运算放大器的负输出端；

所述第二NMOS晶体管的源极连接地端，栅极连接第一控制信号。

在一个优选例中，所述第二输出级包括第三PMOS晶体管、第四PMOS晶体管、第三NMOS晶体管及第四NMOS晶体管，其中，

所述第三PMOS晶体管的源极连接电源端，漏极连接所述第三PMOS晶体管的源极，栅极连接第二控制信号；

所述第四PMOS晶体管的漏极连接所述第三NMOS晶体管的漏极，栅极连接所述第三运算放大器的正输出端；

所述第三NMOS晶体管的源极连接所述第四NMOS晶体管的漏极，栅极连接所述第三运算放大器的负输出端；

所述第四NMOS晶体管的源极连接地端，栅极连接第一控制信号。

在一个优选例中，所述斩波仪表放大器电路还包括：

第五电阻，所述第五电阻连接于所述第一运算放大器的输出端与负输入端之间；

第六电阻，所述第六电阻连接于所述第二运算放大器的输出端与负输入端之间；

第七电阻，所述第七电阻连接于所述第一运算放大器的负输入端与所述第二运算放大器的负输入端之间。

在一个优选例中，通过所述第一控制信号控制所述第一开关、第二开关、第五开关、第八开关、第九开关及第十一开关的关断，通过所述第二控制信号控制所述第三开关、第四开关、第六开关、第七开关、第十开关及第十二开关的关断。

在一个优选例中，所述第一电阻和所述第三电阻的阻值相同，所述第二电阻和所述第四电阻的阻值相同。

在一个优选例中，所述第一PMOS晶体管和所述第三PMOS晶体管相同，所述第二PMOS晶体管和所述第四PMOS晶体管相同，所述第一NMOS晶体管和所述第三NMOS晶体管相同，所述第二NMOS晶体管和所述第四NMOS晶体管相同。

在一个优选例中，所述第五电阻和所述第六电阻的阻值相同。

在一个优选例中，所述第一运算放大器和所述第二运算放大器内部集成有斩波开关。

相对于现有技术，本申请至少具有以下有益效果：

1)本发明的实施例的仪表放大器在内部加入了斩波调制，相对于传统方案具有更低的失调电压。

2)本发明的实施例在输出的运算放大器的输出端采用了新的设计来消除传统方案中参考电压切换开关的导通电阻对放大器增益的影响，从而提高了仪表放大器的精度。

本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均因视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一个使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

参考以下附图描述本申请的非限制性和非穷举性实施例，其中除非另有说明，否则相同的附图标记在各个附图中指代相同的部分。

图1示出了本发明一实施例中斩波仪表放大器的示意图。

图2示出了本发明一实施例中改进的斩波仪表放大器的示意图。

图3示出了本发明一实施例中参考电压生成模块的电路图。

图4示出了本发明一实施例中改进的斩波仪表放大器详细的电路图。

图5示出了本发明一实施例中第一控制信号使能时的等效电路图。

图6示出了本发明一实施例中第二控制信号使能时的等效电路图。

具体实施方式

图1示出了本发明一实施例中斩波仪表放大器电路，为了减少失调电压，在仪表放大器电路内部加入斩波(chopper)调制，图1中对输出的运算放大器进行斩波调制，该输出的运算放大器的输出端通过chop开关切换反馈环路，然而，本申请的发明人发现切换开关的导通电阻会降低仪表放大器反馈电阻比值的精度，从而使仪表放大器的增益精度和共模抑制比都会降低。对此，发明人对斩波仪表放大器电路进行了改进，在输出的运算放大器的输出端增加输出级，从而消除切换开关对放大器增益的影响。

现在将描述本申请的各个方面和示例。以下描述提供了用于彻底理解和实现这些示例的描述的具体细节。然而，本领域技术人员将理解，可以在没有许多这些细节的情况下实践本申请。

另外，可能未详细示出或描述一些众所周知的结构或功能，以便简明扼要并避免不必要地模糊相关描述。

在下面给出的描述中使用的术语旨在以其最广泛的合理方式解释，即使它与本申请的某些特定示例的详细描述一起使用。以下甚至可以强调某些术语，然而，任何旨在以任何受限制的方式解释的术语将在本详细描述部分中明确且具体地定义。

本申请的第一实施方式中公开了一种斩波仪表放大器电路，图2示出了斩波仪表放大器电路200的示意图，该斩波仪表放大器电路200包括：第一和第二运算放大器220、230，及斩波放大器280，所述斩波放大器280包括斩波调制开关270、第三运算放大器240，及第一和第二输出级250、260，所述第一运算放大器220的输出端和所述第二运算放大器230的输出端通过斩波调制开关270分别和所述第三运算放大器240的两个输入端相连，所述第一输出级250和第二输出级260通过两个开关选择性的和斩波仪表放大器电路的输出端VOUT相连，所述第一输出级250和第二输出级260的两个输出端分别和第一参考电压Vref1和第二参考电压Vref2相连。

在一实施例中，所述第一运算放大器220和所述第二运算放大器230在内部集成有斩波开关(图中未示出)，也可以形成斩波放大器。

在一个实施例中，所述第一参考电压Vref1和所述第二参考电压Vref2由参考电压生成模块提供，图3示出了参考电压生成模块100的示意图，所述参考电压生成模块100包括：

第四运算放大器110，所述第四运算放大器110的正输入端连接所述参考电压Vref，所述第四运算放大器110的输出端通过第一开关S1连接所述第一参考电压Vref1并通过第三开关S3连接所述第二参考电压Vref2，所述第四运算放大器110的负输入端通过第二开关S2连接所述第一参考电压Vref1并通过第四开关S4连接所述第二参考电压Vref2。

其中，所述第五至第八开关S5、S6、S7、S8形成所述斩波调制开关270，用于控制第一运算放大器220或第二运算放大器230输出到第三运算放大器240。

在一实施例中，图4示出了斩波仪表放大器电路200的示意图，其中

所述第一运算放大器220的正输入端通过第十一开关S11连接反相输入信号INN，输出端连接第一电阻R1和第二电阻R2，所述第二电阻R2连接所述第一参考电压Vref1，所述第一电阻R1和所述第二电阻R2之间的节点通过第五开关S5连接所述第三运算放大器240的正输入端并通过第六开关S6连接所述第三运算放大器240的负输入端，所述第三运算放大器240的正输出端连接第一输出级250，所述第一输出级250的输出端连接所述第二电阻R2和所述第一参考电压Vref1并通过第九开关S9连接所述斩波仪表放大器电路200的输出端Vout；

所述第二运算放大器230的正输入端通过第十二开关S12连接同相输入信号INP，输出端连接第三电阻R3和第四电阻R4，所述第四电阻R4连接所述第二参考电压Vref2，所述第三电阻R3和所述第四电阻R4之间的节点通过第七开关S7连接所述第三运算放大器240的正输入端并通过第八开关S8连接所述第三运算放大器240的负输入端，所述第三运算放大器240的负输出端连接第二输出级260，所述第二输出级260的输出端连接所述第四电阻R4和所述第二参考电压Vref2并通过第十开关S10连接所述斩波仪表放大器电路200的输出端Vout。

在一实施例中，所述第一电阻R1和所述第三电阻R3的阻值相同，所述第二电阻R2和所述第四电阻R4的阻值相同。

在一实施例中，继续参考图4所示，所述第一输出级250包括第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1及第二NMOS晶体管N2，其中，

所述第一PMOS晶体管P1的源极连接电源端vdd，漏极连接所述第二PMOS晶体管P2的源极，栅极连接第二控制信号phase2；

所述第二PMOS晶体管P2的漏极连接所述第一NMOS晶体管N1的漏极，栅极连接所述第三运算放大器200的正输出端；

所述第一NMOS晶体管P1的源极连接所述第二NMOS晶体管N2的漏极，栅极连接所述第三运算放大器200的负输出端；

所述第二NMOS晶体管N2的源极连接地端，栅极连接第一控制信号phase1。

在一实施例中，继续参考图4所示，所述第二输出级260包括第三PMOS晶体管P3、第四PMOS晶体管P4、第三NMOS晶体管N3及第四NMOS晶体管N4，其中，

所述第三PMOS晶体管P3的源极连接电源端vdd，漏极连接所述第四PMOS晶体管P4的源极，栅极连接第二控制信号phase2；

所述第四PMOS晶体管P4的漏极连接所述第三NMOS晶体管N3的漏极，栅极连接所述第三运算放大器200的正输出端；

所述第三NMOS晶体管N3的源极连接所述第四NMOS晶体管N4的漏极，栅极连接所述第三运算放大器200的负输出端；

所述第四NMOS晶体管N4的源极连接地端，栅极连接第一控制信号phase。

在一实施例中，所述第一PMOS晶体管P1和所述第三PMOS晶体管P3相同，所述第二PMOS晶体管P2和所述第四PMOS晶体管P4相同，所述第一NMOS晶体管N1和所述第三NMOS晶体管N3相同，所述第二NMOS晶体管N2和所述第四NMOS晶体管N4相同。

在一实施例中，继续参考图4所示，所述斩波仪表放大器电路200还包括：

第五电阻RF1，所述第五电阻RF1连接于所述第一运算放大器220的输出端与负输入端之间；

第六电阻RF2，所述第六电阻RF2连接于所述第二运算放大器230的输出端与负输入端之间；

第七电阻RG，所述第七电阻RG连接于所述第一运算放大器220的负输入端与所述第二运算放大器230的负输入端之间。

在一实施例中，所述第五电阻RF1和所述第六电阻RF2的阻值相同。

在一实施例中，通过所述第一控制信号phase1控制所述第一开关S1、第二开关S2、第五开关S5、第八开关S8、第九开关S9及第十一开关S11的关断，通过所述第二控制信号phase2控制所述第三开关S3、第四开关S4、第六开关S6、第七开关S7、第十开关S10及第十二开关S12的关断。

当第一控制信号phase1有效时，所述第一开关S1、第二开关S2、第五开关S5、第八开关S8、第九开关S9及第十一开关S11闭合，所述第三开关S3、第四开关S4、第六开关S6、第七开关S7、第十开关S10及第十二开关S12打开，等效电路图参考图5所示，第一参考电压Vref1接入斩波仪表运算放大器，其差分增益为：

共模增益为：

当第一控制信号phase2有效时，所述第一开关S1、第二开关S2、第五开关S5、第八开关S8、第九开关S9及第十一开关S11打开，所述第三开关S3、第四开关S4、第六开关S6、第七开关S7、第十开关S10及第十二开关S12闭合，等效电路图参考图6所示，第二参考电压Vref2接入斩波仪表运算放大器，其差分增益为：

共模增益为：

由此，斩波仪表放大器电路的差分增益Gain_dm_phase为phase1和phase2的平均值，共模增益Gain_cm_phase为phase1和phase2的平均值，共模抑制比Gain_CMRR＝Gain_dm_phase/Gain_cm_phase之间的比值。

本申请中，在斩波仪表放大器内部增加了斩波调制开关，内部三运算放大器也都为斩波放大器，并且对输出端的运算放大器设计两个相同的输出级，通过输出级的切换来实现相位切换，由于输出级的信号通路不存在开关，所以避免了开关导通电阻对仪放增益的影响，从而实现了高的增益的精确性和共模抑制比。

应当注意以上所描述的所有或者任一实施例可以彼此结合，除非另外声明或者此类实施例可能在功能上和/或架构上相互排斥。

需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

在本说明书提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。

在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。

Claims (11)

1.一种斩波仪表放大器电路，其特征在于，包括：第一和第二运算放大器，及斩波放大器，所述斩波放大器包括斩波调制开关、第三运算放大器，及第一和第二输出级，所述第一运算放大器的输出端和所述第二运算放大器的输出端通过所述斩波调制开关分别和所述第三运算放大器的两个输入端相连，所述第三运算放大器的两个输出端分别连接所述第一输出级和所述第二输出级，所述第一输出级和所述第二输出级选择性的连接到斩波仪表放大器电路的输出端并分别连接第一参考电压和第二参考电压。

2.如权利要求1所述的斩波仪表放大器电路，其特征在于，所述第一参考电压和所述第二参考电压由参考电压生成模块提供，所述参考电压生成模块包括：

第四运算放大器，所述第四运算放大器的正输入端连接参考电压，所述第四运算放大器的输出端通过第一开关连接所述第一参考电压并通过第三开关连接所述第二参考电压，所述第四运算放大器的负输入端通过第二开关连接所述第一参考电压并通过第四开关连接所述第二参考电压。

3.如权利要求2所述的斩波仪表放大器电路，其特征在于，

所述第一运算放大器的正输入端通过第十一开关连接反相输入信号，输出端连接第一电阻和第二电阻，所述第二电阻连接所述第一参考电压，所述第一电阻和所述第二电阻之间的节点通过第五开关连接所述第三运算放大器的正输入端并通过第六开关连接所述第三运算放大器的负输入端，所述第三运算放大器的正输出端连接第一输出级，所述第一输出级的输出端连接所述第二电阻和所述第一参考电压并通过第九开关连接所述斩波仪表放大器电路的输出端；

所述第二运算放大器的正输入端通过第十二开关连接同相输入信号，输出端连接第三电阻和第四电阻，所述第四电阻连接所述第二参考电压，所述第三电阻和所述第四电阻之间的节点通过第七开关连接所述第三运算放大器的正输入端并通过第八开关连接所述第三运算放大器的负输入端，所述第三运算放大器的负输出端连接第二输出级，所述第二输出级的输出端连接所述第四电阻和所述第二参考电压并通过第十开关连接所述斩波仪表放大器电路的输出端；

所述第五至第八开关形成所述斩波调制开关。

4.如权利要求3所述的斩波仪表放大器电路，其特征在于，所述第一输出级包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管及第二NMOS晶体管，其中，

所述第一PMOS晶体管的源极连接电源端，漏极连接所述第二PMOS晶体管的源极，栅极连接第二控制信号；

所述第二PMOS晶体管的漏极连接所述第一NMOS晶体管的漏极，栅极连接所述第三运算放大器的正输出端；

所述第一NMOS晶体管的源极连接所述第二NMOS晶体管的漏极，栅极连接所述第三运算放大器的负输出端；

所述第二NMOS晶体管的源极连接地端，栅极连接第一控制信号。

5.如权利要求4所述的斩波仪表放大器电路，其特征在于，所述第二输出级包括第三PMOS晶体管、第四PMOS晶体管、第三NMOS晶体管及第四NMOS晶体管，其中，

所述第三PMOS晶体管的源极连接电源端，漏极连接所述第三PMOS晶体管的源极，栅极连接第二控制信号；

所述第四PMOS晶体管的漏极连接所述第三NMOS晶体管的漏极，栅极连接所述第三运算放大器的正输出端；

所述第三NMOS晶体管的源极连接所述第四NMOS晶体管的漏极，栅极连接所述第三运算放大器的负输出端；

所述第四NMOS晶体管的源极连接地端，栅极连接第一控制信号。

6.如权利要求3所述的斩波仪表放大器电路，其特征在于，所述斩波仪表放大器电路还包括：

第五电阻，所述第五电阻连接于所述第一运算放大器的输出端与负输入端之间；

第六电阻，所述第六电阻连接于所述第二运算放大器的输出端与负输入端之间；

第七电阻，所述第七电阻连接于所述第一运算放大器的负输入端与所述第二运算放大器的负输入端之间。

7.如权利要求3所述的斩波仪表放大器电路，其特征在于，通过所述第一控制信号控制所述第一开关、第二开关、第五开关、第八开关、第九开关及第十一开关的关断，通过所述第二控制信号控制所述第三开关、第四开关、第六开关、第七开关、第十开关及第十二开关的关断。

8.如权利要求3所述的斩波仪表放大器电路，其特征在于，所述第一电阻和所述第三电阻的阻值相同，所述第二电阻和所述第四电阻的阻值相同。

9.如权利要求4所述的斩波仪表放大器电路，其特征在于，所述第一PMOS晶体管和所述第三PMOS晶体管相同，所述第二PMOS晶体管和所述第四PMOS晶体管相同，所述第一NMOS晶体管和所述第三NMOS晶体管相同，所述第二NMOS晶体管和所述第四NMOS晶体管相同。

10.如权利要求6所述的斩波仪表放大器电路，其特征在于，所述第五电阻和所述第六电阻的阻值相同。

11.如权利要求1所述的斩波仪表放大器电路，其特征在于，所述第一运算放大器和所述第二运算放大器内部集成有斩波开关。

Images