CN111477595A - 散热封装结构和散热封装结构的制作方法 - Google Patents
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Abstract
本发明的实施例提供了一种散热封装结构和散热封装结构的制作方法,涉及半导体封装技术领域,散热封装结构包括基板、贴装在基板背面的散热盖、设置在基板正面并与基板电连接的多组连接屏蔽线、贴装在基板正面的芯片、包覆在芯片和连接屏蔽线外的塑封体以及设置在塑封体上并与连接屏蔽线连接的锡球,其中芯片设置在相邻两组连接屏蔽线之间,连接屏蔽线的端部伸出塑封体,并与锡球连接。通过将基板产生的热量传导至散热盖,并通过散热盖传递到外部,实现散热功能,并提升散热效果。同时,由于贴装有散热盖,极大地提高了基板的结构强度,避免出现基板翘曲的情况,也避免由基板翘曲应力导致的芯片凸点隐裂的问题。
Description
技术领域
本发明涉及半导体封装技术领域,具体而言,涉及一种散热封装结构和散热封装结构的制作方法。
背景技术
随着半导体行业的快速发展,电子产品微型化,电子封装产品不但要提供芯片的保护,同时还要在一定的成本下满足不断增加的性能、可靠性、散热、电磁屏蔽等要求。故FCBGA(Flip chip ball array)技术广泛被应用在射频类产品,可以在同一基板上贴装多个倒装芯片产品,利用倒装凸点技术提高射频产品,传输性能,多个倒装芯片组装带来封装体散热效率低的问题。故需求FCBGA散热型就越高以及产品内部需要达到电磁屏蔽,随着5G产品要求高频/低损耗等要求,往往采用无核基板来解决材料的电性传输损耗,在倒装工艺中,存在回流基板翘曲引起的应力,导致产品损坏的问题,同时散热效率低下。
发明内容
本发明的目的包括,例如,提供了一种散热封装结构和散热封装结构的制作方法,其能够保证电磁屏蔽效果,并且散热效果好,能够解决传统倒装工艺中基板翘曲问题。
本发明的实施例可以这样实现:
第一方面,本发明实施例提供一种散热封装结构,包括:
基板;
贴装在所述基板背面的散热盖;
设置在所述基板正面并与所述基板电连接的多组连接屏蔽线;
贴装在所述基板正面的芯片,且所述芯片设置在相邻两组所述连接屏蔽线之间;
包覆在所述芯片和所述连接屏蔽线外的塑封体,其中所述连接屏蔽线的端部伸出所述塑封体;
以及,设置在所述塑封体上并与所述连接屏蔽线连接的锡球。
在可选的实施方式中,所述散热盖通过导热胶贴装在所述基板背面。
在可选的实施方式中,所述基板上还设置有连接所述基板正面和所述基板背面的导热层,所述芯片贴装在所述导热层上。
在可选的实施方式中,所述芯片两侧的所述基板上设置有打线盘,所述连接屏蔽线焊接在所述打线盘上并垂直向上延伸。
在可选的实施方式中,所述基板上还设置有保护胶层,所述保护胶层包覆在至少部分所述连接屏蔽线外,用于保护所述连接屏蔽线。
在可选的实施方式中,所述保护胶层的填充高度大于所述连接屏蔽线的线高度的1/2。
在可选的实施方式中,所述芯片上设置有导电凸点,所述导电凸点焊接在所述基板上,以使所述芯片倒装在所述基板上。
在可选的实施方式中,所述芯片与所述基板之间填充有点胶层。
在可选的实施方式中,所述连接屏蔽线为金属线或金属柱。
第二方面,本发明实施例提供一种散热封装结构的制作方法,包括:
在基板的背面贴装散热盖;
在所述基板的正面打线,并形成多组间隔的连接屏蔽线;
在所述基板的正面贴装芯片,且所述芯片贴装在相邻两组所述连接屏蔽线之间;
利用包封工艺进行塑封,并形成包覆在所述芯片和所述连接屏蔽线外的塑封体,其中所述连接屏蔽线的端部伸出所述塑封体;
在所述塑封体上植球,并形成与所述连接屏蔽线连接的锡球。
在可选的实施方式中,所述在所述基板的正面打线,并形成多组间隔的连接屏蔽线的步骤之后,还包括:
在所述基板正面点胶,并形成包覆在至少部分所述连接屏蔽线外的保护胶层。
在可选的实施方式中,所述在所述基板的正面贴装芯片的步骤之后,还包括:
在所述基板和所述芯片之间填充胶体,并形成点胶层。
本发明实施例的有益效果包括,例如:
本发明提供的散热封装结构及其制作方法,通过打线形成多组连接屏蔽线,连接屏蔽线的端部露出塑封体,并在塑封体上植球形成锡球,利用锡球作为产品的I/O端,同时通过连接屏蔽线实现电池屏蔽效果,通过在基板背面贴装散热盖,答复提升封装体的散热效果,同时散热盖贴装在基板上,能够缓冲基板变形,解决由基板翘曲问题,避免由基板翘曲应力导致的芯片凸点隐裂的问题。
附图说明
为了更清楚地说明本发明实施例的技术方案,下面将对实施例中所需要使用的附图作简单地介绍,应当理解,以下附图仅示出了本发明的某些实施例,因此不应被看作是对范围的限定,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他相关的附图。
图1为本发明第一实施例提供的散热封装结构的示意图;
图2为本发明第一实施例提供的散热封装结构在未切割状态下的示意图;
图3为本发明第二实施例提供的散热封装结构的制作方法的步骤框图;
图4至图11为本发明第二实施例提供的散热封装结构的制作方法的流程结构图。
图标:100-散热封装结构;110-基板;111-导热层;113-打线盘;115-导热胶层;130-散热盖;150-连接屏蔽线;151-保护胶层;170-芯片;171-导电凸点;173-点胶层;180-塑封体;190-锡球。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此,以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围,而是仅仅表示本发明的选定实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
应注意到:相似的标号和字母在下面的附图中表示类似项,因此,一旦某一项在一个附图中被定义,则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中,需要说明的是,若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,或者是该发明产品使用时惯常摆放的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。
此外,若出现术语“第一”、“第二”等仅用于区分描述,而不能理解为指示或暗示相对重要性。
正如背景技术中所公开的,传统的FCBGA封装结构,在基板上至二级贴装倒装芯片,基板回流时受热冲击影响,容易导致基板翘曲,芯片收到挤压应力而导致焊点隐裂,影响芯片性能,甚至导致产品损坏。此外,传统的封装结构,采用打连接线(wire线)作为电磁分区屏蔽,但是由于连接线在塑封前仅仅靠自身保持固定,在塑封时容易受模流影响导致打线冲弯。最后,传统的封装结构,由于未设置有散热结构,且连接线并未穿出塑封体,导致连接线自身无法实现散热功能,进而导致产品的散热效率低下,影响产品性能。本发明提供的一种散热封装结构,能够解决上述问题,在保证电磁屏蔽效果的同时避免基板翘曲、提升散热性能。
需要说明的是,在不冲突的情况下,本发明的实施例中的特征可以相互结合。
第一实施例
结合参见图1和图2,本实施例提供了一种散热封装结构100,其通过额外设置散热结构,并且改变I/O端位置,使得wire线在起到电磁屏蔽的同时起到散热作用,提升了产品的散热效率,同时能够避免基板110翘曲,避免由基板110翘曲应力导致的芯片170凸点隐裂的问题。
本实施例提供散热封装结构100,包括:基板110、贴装在基板110背面的散热盖130、设置在基板110正面并与基板110电连接的多组连接屏蔽线150、贴装在基板110正面的芯片170、包覆在芯片170和连接屏蔽线150外的塑封体180以及设置在塑封体180上并与连接屏蔽线150连接的锡球190,其中芯片170设置在相邻两组连接屏蔽线150之间,连接屏蔽线150的端部伸出塑封体180,并与锡球190连接。
在本实施例中,散热盖130覆盖在基板110的背面,并通过导热胶贴装在基板110背面,导热胶固化后形成导热胶层115,能够将基板110产生的热量传导至散热盖130,并通过散热盖130传递到外部,实现散热功能,并提升散热效果。同时,由于贴装有散热盖130,并通过导热胶使得散热盖130与基板110粘接成一体,极大地提高了基板110的结构强度,基板110在导热胶和散热盖130的固定作用下能够保持表面平齐,避免出现基板110翘曲的情况,也避免由基板110翘曲应力导致的芯片170凸点隐裂的问题。
值得注意的是,本实施例中散热盖130可以由金属、陶瓷等导热性能良好的材质制成,以提高其散热性能。具体地,散热盖130可以是铜盖。
在本实施例中,芯片170设置在相邻两组连接屏蔽线150之间,芯片170两侧的连接屏蔽线150对芯片170起到电磁屏蔽作用,保证电磁屏蔽效果,其电磁屏蔽原理在此不过多描述。具体地,每组连接屏蔽线150包括至少两条间隔的连接屏蔽线150,能够阻挡高于线间距的波长穿过,起到电磁屏蔽效果。且相邻两个芯片170之间并不共用同一组连接屏蔽线150,即在未切割之前,相邻两个芯片170之间具有两组连接屏蔽线150,从而使得切割后每个芯片170两侧均具有一组连接屏蔽线150。
在本实施例中,基板110上还设置有连接基板110正面和基板110背面的导热层111,芯片170贴装在导热层111上。具体地,导热层111的位置与芯片170位置相对应,能够将芯片170产生的热量由基板110正面传递至基板110背面,并通过散热盖130传导至外部。
在本实施例中,导热层111为铜层,铜层贯穿基板110的正面和背面,且铜层的区域面积小于贴装芯片170的区域面积,并位于芯片170的正下方,能够及时地将热量传递至背面。当然,此处导热层111也可以是采用铝或者石墨烯等其他材料制成,在此不作具体限定,只要是能够实现良好的热传递效果即可。
需要说明的是,本实施例中导热层111仅仅起到导热作用,其与芯片170之间并无电气连接关系,具体地,可通过填充绝缘胶或者涂覆绝缘漆的形式来隔绝芯片170与导热层111。
在本实施例中,芯片170两侧的基板110上设置有打线盘113,连接屏蔽线150焊接在打线盘113上并垂直向上延伸。具体地,基板110上设置有打线盘113,连接屏蔽线150的端部作为植球端。通过植球工艺,使得锡球190与连接屏蔽线150向上延伸并伸出塑封体180的端部连接,即使得锡球190的焊点也设置在基板110上,通过打线漏出塑封体180表面后植球形成锡球190,锡球190作为产品的I/O端。
值得注意的是,在本实施例中,连接屏蔽线150为金属线,优选为铜线。铜线焊接在基板110上并起到电磁屏蔽的作用,同时由于采用铜线作为屏蔽线,且锡球190与铜线连接,实现了传导封装体内部的热量至锡球190端,从而提高了散热效果。当然,此处连接屏蔽线150也可以是由其他能够实现电磁屏蔽的线材制成,例如金线或银线等,在此不做具体限定。
在本发明其他较佳的实施例中,连接屏蔽线150也可以为金属柱,优选为铜柱。铜柱采用电镀铜层的工艺设置在基板110上并同样起到了电磁屏蔽的作用。
在本实施例中,基板110上还设置有保护胶层151,保护胶层151包覆在至少部分连接屏蔽线150外,用于保护连接屏蔽线150。具体地,通过在基板110上点胶,在连接屏蔽线150底部填充胶体,固化后形成保护胶层151,其中保护胶层151采用的是不导电胶体形成,不会影响连接屏蔽线150的电气性能。
在本实施例中,保护胶层151的填充高度大于连接屏蔽线150的线高度的1/2。具体地,保护胶层151的填充高度为连接屏蔽线150的线高度的2/3,通过设置足够高度的保护胶层151,能够对连接屏蔽线150起到固定作用,避免在塑封时受模流影响导致打线冲弯,同时裸露部分连接屏蔽线150,方便塑封后连接屏蔽线150能够漏出塑封体180。
需要说明的是,本实施例中保护胶层151的填充高度,指的是保护胶层151相较于基板110的高度,连接屏蔽线150的线高度,指的是在竖直方向上连接屏蔽线150的线长,由于打线盘113设置在基板110上并且几乎与基板110相平齐,故连接屏蔽线150的线高度,即是连接屏蔽线150的端部相较于基板110的高度。
在本发明其他较佳的实施例中,也可以不设置保护胶层151,而通过增强连接屏蔽线150自身的结构强度来避免塑封时模流影响,即通过塑封体180将多组连接屏蔽线150包覆在内。
在本实施例中,芯片170上设置有导电凸点171,导电凸点171焊接在基板110上,以使芯片170倒装在基板110上。具体地,基板110上设置有焊盘,导电凸点171对应焊接在焊盘上,实现芯片170的倒装,且导热层111位于焊盘之间,能够避免倒装芯片170对导热层111的干涉。
在本实施例中,芯片170与基板110之间填充有点胶层173。具体地,在芯片170倒装焊接完成后,在芯片170与基板110之间填充胶体,烘烤固化后形成点胶层173,其中点胶层173由不导电的胶体固化后形成,从而进一步使得芯片170与导热层111之间电气隔绝。
需要说明的是,本实施例中塑封体180通过塑封机实现对基板110上的结构的塑封,将芯片170、连接屏蔽线150、保护胶层151、点胶层173均包覆在内,仅仅漏出连接屏蔽线150端部,以实现在连接屏蔽线150的端部植球。
综上所述,本实施例提供的散热封装结构100,通过基板110设计时,将打线盘113制作在基板110表面,通过打线,使得连接屏蔽线150漏出塑封体180表面上后植球,锡球190作为产品I/O端。同时相邻芯片170之间的打线能够阻挡高于线间距的波长穿过,起到电磁屏蔽效果。利用打线的材料铜特性,实现传导封装体内部的热量至锡球190端,提高散热。利用导热胶将散热盖130粘接于基板110背面,起到散热效果,同时起到防止基板110翘曲问题,解决由基板110翘曲应力导致的芯片170焊点隐裂(bump crack)问题。基板110设计其包含铜层,其铜层设计于倒装芯片170贴装区域,实现热量从基板110正面传导至背面,再传导至散热盖130上。在基板110表面设计有打线盘113,实现在其上打线,作为植球端(产品I/O输出端),采用本发明技术即可以利用打线作为电磁屏蔽和I/O端,又可以实现散热,以及基板110背面散热盖130即可以实现散热又可以解决传统倒装工艺中基板110翘曲问题。
第二实施例
参见图3,本实施例提供了一种散热封装结构100的制作方法,其用于制造如第一实施例提供的散热封装结构100。该方法包括以下步骤:
S1:在基板110的背面贴装散热盖130。
具体而言,取一基板110,并在其背面利用导热胶贴上散热盖130,通过烘烤固化后,使得散热盖130与基板110结合,利用散热盖130起到避免基板110翘曲的作用。基板110上设置有连接基板110的正面与背面的铜层,铜层设置在芯片170的贴装区域,实现热量从基板110正面传递至背面再传递至散热盖130上。同时基板110的正面设计有打线盘113。
在本实施例中,散热盖130通过导热胶贴装在基板110背面,能够将基板110产生的热量传导至散热盖130,并通过散热盖130传递到外部,实现散热功能,并提升散热效果。同时,由于贴装有散热盖130,并通过导热胶使得散热盖130与基板110粘接成一体,极大地提高了基板110的结构强度,基板110在导热胶和散热盖130的固定作用下能够保持表面平齐,避免出现基板110翘曲的情况,也避免由基板110翘曲应力导致的芯片170凸点隐裂的问题。具体地,散热盖130可以由金属、陶瓷等导热性能良好的材质制成,以提高其散热性能。
S2:在基板110的正面打线,并形成多组间隔的连接屏蔽线150。
具体而言,在基板110上进行打垂直的连接屏蔽线150后,在基板110正面点胶,并形成包覆在至少部分连接屏蔽线150外的保护胶层151。通过点胶填充不导电胶,烘烤固化后形成保护胶层151,其中保护胶层151的填充高度大于连接屏蔽线150的1/2线高度,优选为连接屏蔽线150的2/3线高度。通过点胶形成保护胶层151,能够实现保护连接屏蔽线150,增强其强度,防止打线后被后续的塑封工艺模流冲弯。
在本实施例中,每组连接屏蔽包括至少两条间隔的连接屏蔽线150,能够阻挡高于线间距的波长穿过,起到电磁屏蔽效果。且相邻两个芯片170之间并不共用同一组连接屏蔽线150,即在未切割之前,相邻两个芯片170之间具有两组连接屏蔽线150,从而使得切割后每个芯片170两侧均具有一组连接屏蔽线150。
S3:在基板110的正面贴装芯片170,且芯片170贴装在相邻两组连接屏蔽线150之间。
具体而言,在基板110上贴装倒装芯片170,芯片170上设置有导电凸点171,导电凸点171焊接在基板110上,以使芯片170倒装在基板110上。具体地,基板110上设置有焊盘,导电凸点171对应焊接在焊盘上,实现芯片170的倒装,且铜层位于焊盘之间,能够避免倒装芯片170对导热层111的干涉。
在芯片170贴装完成后,在基板110和芯片170之间填充胶体,烘烤固化后形成点胶层173。其中点胶层173采用不导电胶体固化后形成。
在本实施例中,贴装芯片170时,将芯片170贴装在设置有铜层的区域,使得芯片170产生的热量也能够通过铜层传递至散热盖130,提高整体的散热效果。
S4:利用包封工艺进行塑封,并形成包覆在芯片170和连接屏蔽线150外的塑封体180。
具体而言,利用包封工艺,将倒装芯片170进行塑封,固化后形成包覆在芯片170和连接屏蔽线150外的塑封体180。具体地,塑封体180的塑封高度低于连接屏蔽线150的线高度,从而使得连接屏蔽线150的端部伸出塑封体180。
S5:在塑封体180上植球,并形成与连接屏蔽线150连接的锡球190。
具体地,利用植球工艺,在塑封体180的打线表面进行植球,在连接屏蔽线150的端部形成锡球190,锡球190作为整个产品的输入/输出端(焊接端)。
在本实施例中,连接屏蔽线150采用铜材制成,并通过打线盘113焊接在基板110上,且端部连接有锡球190,利用连接屏蔽线150的铜线材质,能够将基板110或者封装体内部产生的热量传递至锡球190端,并通过锡球190端进行散热,进一步提高了产品的散热效率。
本发明提供的散热封装结构100的制作方法,如图4至图11所示,在实际操作时,包括提供基体-贴散热盖130-打线-点胶-贴芯片170-点胶-包封-植球-切割等步骤,具体如下:
步骤1.提供基板110:参见图4,提供一基板110,基板110预先完成铜层和打线盘113的设置,其中铜层连接基板110的正面和背面,打线盘113位于基板110的正面。
步骤2.贴散热盖130:参见图5,利用导热胶将散热盖130贴装在基板110的背面,烘烤后固化。
步骤3.打线:参见图6,在基板110上的打线盘113上打wire线,并形成多组连接屏蔽线150。
步骤4.点胶:参见图7,在连接屏蔽线150的底部填不导电胶后,烘烤固化后形成保护胶层151。
步骤5.贴芯片170:参见图8,在基板110上贴倒装芯片170,其中芯片170贴装在铜层区域,并位于两组连接屏蔽线150之间。
步骤6.点胶:参见图9,在芯片170与基板110之间点填充胶后,烘烤固化形成点胶层173。
步骤7.包封:参见图10,利用塑封料将连接好的芯片170线路塑封起来,形成塑封体180,并漏出连接屏蔽线150。
步骤8.植球:参见图11,在塑封体180的表面进行植球,并在连接屏蔽线150的端部形成锡球190。
步骤9.切割:通过切割工艺,将产品切成单颗。
本实施例提供的散热封装结构100的制作方法,通过基板110设计时,将打线盘113制作在基板110表面,通过打线,使得连接屏蔽线150漏出塑封体180表面上后植球,锡球190作为产品I/O端。同时相邻芯片170之间的打线能够阻挡高于线间距的波长穿过,起到电磁屏蔽效果。利用打线的材料铜特性,实现传导封装体内部的热量至锡球190端,提高散热。利用导热胶将散热盖130粘接于基板110背面,起到散热效果,同时起到防止基板110翘曲问题,解决由基板110翘曲应力导致的芯片170焊点隐裂(bump crack)问题。基板110设计其包含铜层,其铜层设计于倒装芯片170贴装区域,实现热量从基板110正面传导至背面,再传导至散热盖130上。在基板110表面设计有打线盘113,实现在其上打线,作为植球端(产品I/O输出端),采用本发明技术即可以利用打线作为电磁屏蔽和I/O端,又可以实现散热,以及基板110背面散热盖130即可以实现散热又可以解决传统倒装工艺中基板110翘曲问题。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。
Claims (12)
1.一种散热封装结构,其特征在于,包括:
基板;
贴装在所述基板背面的散热盖;
设置在所述基板正面并与所述基板电连接的多组连接屏蔽线;
贴装在所述基板正面的芯片,且所述芯片设置在相邻两组所述连接屏蔽线之间;
包覆在所述芯片和所述连接屏蔽线外的塑封体,其中所述连接屏蔽线的端部伸出所述塑封体;
以及,设置在所述塑封体上并与所述连接屏蔽线连接的锡球。
2.根据权利要求1所述的散热封装结构,其特征在于,所述散热盖通过导热胶贴装在所述基板背面。
3.根据权利要求1所述的散热封装结构,其特征在于,所述基板上还设置有连接所述基板正面和所述基板背面的导热层,所述芯片贴装在所述导热层上。
4.根据权利要求1所述的散热封装结构,其特征在于,所述芯片两侧的所述基板上设置有打线盘,所述连接屏蔽线焊接在所述打线盘上并垂直向上延伸。
5.根据权利要求1所述的散热封装结构,其特征在于,所述基板上还设置有保护胶层,所述保护胶层包覆在至少部分所述连接屏蔽线外,用于保护所述连接屏蔽线。
6.根据权利要求5所述的散热封装结构,其特征在于,所述保护胶层的填充高度大于所述连接屏蔽线的线高度的1/2。
7.根据权利要求1-6任一项所述的散热封装结构,其特征在于,所述芯片上设置有导电凸点,所述导电凸点焊接在所述基板上,以使所述芯片倒装在所述基板上。
8.根据权利要求1-6任一项所述的散热封装结构,其特征在于,所述芯片与所述基板之间填充有点胶层。
9.根据权利要求1-6任一项所述的散热封装结构,其特征在于,所述连接屏蔽线为金属线或金属柱。
10.一种散热封装结构的制作方法,其特征在于,包括:
在基板的背面贴装散热盖;
在所述基板的正面打线,并形成多组间隔的连接屏蔽线;
在所述基板的正面贴装芯片,且所述芯片贴装在相邻两组所述连接屏蔽线之间;
利用包封工艺进行塑封,并形成包覆在所述芯片和所述连接屏蔽线外的塑封体,其中所述连接屏蔽线的端部伸出所述塑封体;
在所述塑封体上植球,并形成与所述连接屏蔽线连接的锡球。
11.根据权利要求10所述的散热封装结构的制作方法,其特征在于,所述在所述基板的正面打线,并形成多组间隔的连接屏蔽线的步骤之后,还包括:
在所述基板正面点胶,并形成包覆在至少部分所述连接屏蔽线外的保护胶层。
12.根据权利要求10所述的散热封装结构的制作方法,其特征在于,所述在所述基板的正面贴装芯片的步骤之后,还包括:
在所述基板和所述芯片之间填充胶体,并形成点胶层。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113270325A (zh) * | 2021-04-26 | 2021-08-17 | 青岛歌尔智能传感器有限公司 | 一种封装结构的制作方法 |
CN114446943A (zh) * | 2022-02-08 | 2022-05-06 | 甬矽电子(宁波)股份有限公司 | 半导体封装结构和半导体封装结构的制备方法 |
CN114496808A (zh) * | 2022-01-25 | 2022-05-13 | 河北博威集成电路有限公司 | 倒装式塑封的装配方法、屏蔽系统、散热系统及应用 |
CN118471935A (zh) * | 2024-07-09 | 2024-08-09 | 甬矽电子(宁波)股份有限公司 | 芯片封装结构和芯片封装结构的制备方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101707235A (zh) * | 2009-11-26 | 2010-05-12 | 河北立德电子有限公司 | 高温共烧陶瓷封装大功率集成led光源 |
US20100133704A1 (en) * | 2008-12-01 | 2010-06-03 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming an Interposer Package with Through Silicon Vias |
CN102449756A (zh) * | 2009-03-27 | 2012-05-09 | 莫列斯日本有限公司 | 结合散热器的封装组件以及其制造方法 |
US20140048906A1 (en) * | 2012-03-23 | 2014-02-20 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming a Fan-Out PoP Device with PWB Vertical Interconnect Units |
JP2014036187A (ja) * | 2012-08-10 | 2014-02-24 | Stanley Electric Co Ltd | 放熱構造及びこの放熱構造が設けられた発熱素子装置 |
CN103779235A (zh) * | 2012-10-19 | 2014-05-07 | 台湾积体电路制造股份有限公司 | 扇出晶圆级封装结构 |
-
2020
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100133704A1 (en) * | 2008-12-01 | 2010-06-03 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming an Interposer Package with Through Silicon Vias |
CN102449756A (zh) * | 2009-03-27 | 2012-05-09 | 莫列斯日本有限公司 | 结合散热器的封装组件以及其制造方法 |
CN101707235A (zh) * | 2009-11-26 | 2010-05-12 | 河北立德电子有限公司 | 高温共烧陶瓷封装大功率集成led光源 |
US20140048906A1 (en) * | 2012-03-23 | 2014-02-20 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming a Fan-Out PoP Device with PWB Vertical Interconnect Units |
JP2014036187A (ja) * | 2012-08-10 | 2014-02-24 | Stanley Electric Co Ltd | 放熱構造及びこの放熱構造が設けられた発熱素子装置 |
CN103779235A (zh) * | 2012-10-19 | 2014-05-07 | 台湾积体电路制造股份有限公司 | 扇出晶圆级封装结构 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113270325A (zh) * | 2021-04-26 | 2021-08-17 | 青岛歌尔智能传感器有限公司 | 一种封装结构的制作方法 |
CN114496808A (zh) * | 2022-01-25 | 2022-05-13 | 河北博威集成电路有限公司 | 倒装式塑封的装配方法、屏蔽系统、散热系统及应用 |
CN114496808B (zh) * | 2022-01-25 | 2024-03-12 | 河北博威集成电路有限公司 | 倒装式塑封的装配方法、屏蔽系统、散热系统及应用 |
CN114446943A (zh) * | 2022-02-08 | 2022-05-06 | 甬矽电子(宁波)股份有限公司 | 半导体封装结构和半导体封装结构的制备方法 |
CN118471935A (zh) * | 2024-07-09 | 2024-08-09 | 甬矽电子(宁波)股份有限公司 | 芯片封装结构和芯片封装结构的制备方法 |
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