CN111464764B - 一种基于忆阻器的图像传感器及其进行卷积运算的方法 - Google Patents

一种基于忆阻器的图像传感器及其进行卷积运算的方法 Download PDF

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Abstract

本发明公开了一种基于忆阻器的图像传感器，包括像素芯片和运算芯片，所述像素芯片包括M行N列个像素单元，所述运算芯片包括选择单元和M行N列个运算单元，所述运算单元中包括C个并联的忆阻器；所述像素单元和运算单元一一对应，且所述像素单元的输出端连接所述运算单元的输入端，所述选择单元包括N‑1个开关，所述第n开关的两端分别连接第n列运算单元输出端和第n+1列运算单元输出端。本发明提供的一种基于忆阻器的图像传感器及其进行卷积运算的方法，将像素单元输出的模拟信号直接参与运算，省略了模数转换的过程，节省了图像传感器的功耗，并提高了图像传感器的运算效率。

Description

一种基于忆阻器的图像传感器及其进行卷积运算的方法
技术领域
本发明涉及图像传感器领域，具体涉及一种基于忆阻器的图像传感器及其进行卷积运算的方法。
背景技术
近年来，随着运算处理器和存储器工艺提升差的变大，冯诺依曼架构下存储墙剪刀叉不断增大，访存功耗墙问题也日益突出，由于人工智能应用存在高访存、高并行、低精度的特点，冯诺依曼架构愈发难以满足人工智能发展要求，学界和工业界逐渐将目光转向存算一体架构。
在人工智能算法中，涉及到大量矩阵乘加运算任务，传统计算芯片是把输入数据和权重从存储器依次读出然后依次送至运算单元一一计算，这种方式需要进行数据搬运，必然存在功耗的增加和速度的降低。存算一体的基本思想是存储器不仅存储数据，还直接参与运算过程，数据不需要来回搬运，由此打破了访存功耗墙的问题。目前常见的做法是采用交叉开关矩阵(CROSSBAR)，将需要做矩阵乘加运算的权值存储在忆阻器阵列上，然后将数字输入信号通过数模转换器转为模拟信号，然后在忆阻器阵列上转换为多个电流的和，实现输入信号与忆阻器电导的乘法，由此实现矩阵乘加运算。
采用上述方法的存算一体技术，对于用于图像处理的人工智能应用，需要将图像传感器输出的数字图像信号首先转换为模拟信号，参与完乘加运算后再将电流信号转为数字信号。存在步骤复杂，延时和功耗较高的问题。
发明内容
本发明的目的是提供一种基于忆阻器的图像传感器及其进行卷积运算的方法，将像素单元输出的模拟信号直接参与运算，省略了模数转换的过程，节省了图像传感器的功耗，并提高了图像传感器的运算效率。
为了实现上述目的，本发明采用如下技术方案：.一种基于忆阻器的图像传感器，包括像素芯片和运算芯片，所述像素芯片包括M行N列个像素单元，所述运算芯片包括选择单元和M行N列个运算单元，所述运算单元中包括C个并联的忆阻器；所述像素单元和运算单元一一对应，且所述像素单元的输出端连接所述运算单元的输入端，所述选择单元包括N-1个开关，所述第n开关的两端分别连接第n列运算单元输出端和第n+1列运算单元输出端；通过控制行选信号、列选信号以及选择单元中开关的状态，所述运算芯片对像素芯片的输出电压进行卷积运算；其中，M和N为大于0的整数，C为大于0的整数，n为大于0小于N的整数。
进一步地，所述运算单元包括译码器和忆阻器阵列，所述忆阻器阵列包括C个MOS管和C个忆阻器，其中，所述译码器的低C位输出端分别连接C个MOS管的栅极，所述C个MOS管的源极共同连接至所述运算单元的输入端，所述C个MOS管的漏极分别连接C个忆阻器的一端，C个忆阻器的另一端共同连接至运算单元的输出端。
进一步地，所述译码器还包括使能输入端，所述使能输入端连接与门输出端，所述与门输入端分别连接行选信号和列选信号。
进一步地，所述译码器为D位译码器，且2D≥C，D为正整数。
进一步地，所述运算芯片对像素芯片的输出电压进行卷积运算，卷积运算的卷积核为A×B的矩阵，且A×B＝C；A和B均为大于0的整数。
进一步地，所述M行N列个运算单元中第c个忆阻器对应的电阻值相同，c为大于0小于等于C的整数。
进一步地，所述像素单元包括光电二极管、MOS管M11、MOS管M12和模拟缓冲器，所述光电二极管的阳极连接电源负极，阴极连接所述MOS管M11的源极，所述MOS管M11的栅极连接控制信号TX，漏极连接所述MOS管M12的源极和模拟缓冲器的输入端，所述MOS管M12的漏极连接电源，栅极连接控制信号RST，所述模拟缓冲器的输出端为该像素单元的输出端。
进一步地，所述像素芯片和运算芯片通过3D堆叠工艺互连。
一种采用图像传感器进行卷积运算的方法，包括如下步骤：
S01：行选信号选中B行相邻的像素单元，列选信号选中A列相邻的像素单元，与上述A×B个像素单元对应的A×B个运算单元分别选中不同的忆阻器，上述A列像素单元之间的对应的开关导通，使得A列像素单元的输出端连接在一起，输出卷积运算结果；其中，A×B＝C；A和B均为大于0的整数；
S02：重复步骤S01，直至完成M行N列像素单元的卷积运算，得到(M-A+1)×(N-B+1)的卷积阵列。
进一步地，所述运算单元包括译码器和忆阻器阵列，所述忆阻器阵列包括C个MOS管和C个忆阻器，其中，所述译码器的低C位输出端分别连接C个MOS管的栅极，所述C个MOS管的源极共同连接至所述忆阻器阵列的输入端，所述C个MOS管的漏极分别连接C个忆阻器的一端，C个忆阻器的另一端共同连接至运算单元的输出端。
本发明的有益效果为：本发明将像素单元输出的模拟信号直接参与运算，省略了模数转换的过程，节省了图像传感器的功耗，并提高了图像传感器的运算效率。
附图说明
附图1为本发明中图像传感器的整体结构示意图；
附图2为本发明其中一种像素单元的结构示意图；
附图3为本发明运算芯片的示意图；
附图4为实施例1中运算单元的示意图；
图中：1像素芯片，2运算芯片，101像素单元，201运算单元，202选择单元，102连线。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式做进一步的详细说明。
本发明提供的一种基于忆阻器的图像传感器，包括像素芯片和运算芯片，像素芯片和运算芯片可以通过3D堆叠工艺互连而成。如附图1所示，在像素芯片1上包括M行N列个像素单元101，在运算芯片2上包括M行N列个运算单元201和选择单元202；像素单元101和运算单元201一一对应通过连线102连接在一起，且像素单元的输出端口连接运算单元的输入端口。其中，M和N为大于0的整数。
像素芯片上的像素单元可以采用现有技术中任意方式形成，以下仅以其中一种作为举例，并不影响本发明的保护范围。如附图2所示，像素单元包括光电二极管PD、MOS管M11、MOS管M12和模拟缓冲器buffer，光电二极管PD的阳极连接电源负极，阴极连接MOS管M11的源极，MOS管M11的栅极连接控制信号TX，MOS管M11的漏极连接MOS管M12的源极和模拟缓冲器buffer的输入端，MOS管M12的漏极连接电源，栅极连接控制信号RST，模拟缓冲器buffer的输出端为该像素单元的输出端；输出像素单元的模拟信号。
本发明中运算芯片上包括运算单元和选择单元，选择单元如附图3所示，包括N-1个开关，第1开关的两端分别连接第1列运算单元输出端和第2列运算单元输出端；第n开关的两端分别连接第n列运算单元输出端和第n+1列运算单元输出端；直至第N-1开关的两端分别连接第N-1列运算单元输出端和第N列运算单元输出端，n为大于0小于N的整数。本发明中当N＝1时，选择单元中不需要开关，第一列运算单元的输出即为卷积运算结果。
请参阅附图3和4，运算单元中包括译码器和忆阻器阵列，忆阻器阵列包括C个MOS管和C个忆阻器，其中，译码器的低C位输出端分别连接C个MOS管的栅极，C为大于0的整数。C个MOS管的源极共同连接至忆阻器阵列的输入端，C个MOS管的漏极分别连接C个忆阻器的一端，C个忆阻器的另一端共同连接至运算单元的输出端。译码器为D位译码器，译码器还包括使能输入端，使能输入端连接与门输出端，与门输入端分别连接行选信号CTR_ROW和列选信号CTR_COL，只有行选信号和列选信号均为高时，该译码器才能进入工作状态，除了使能输入端之外，译码器还包括信号输入端VIN，也就是运算单元的输入端。本发明中运算方式为卷积运算，每一列的运算单元输出端连接在一起。附图3和附图4中以卷积核为3×3的矩阵为例进行说明，当卷积核所在矩阵为其他数值时，只需要改变忆阻器阵列中忆阻器的个数C以及译码器的位数即可。若卷积运算的卷积核为A×B的矩阵，则C＝A×B；A和B均为大于0的整数；译码器为D位译码器，且2D≥C，D为正整数。优选地，M行N列的运算单元中均包含C个忆阻器，按照其顺序命名为第一忆阻器至第C忆阻器，M行N列个运算单元中第c个忆阻器的电阻值相同，即不同运算单元中位于相同位置的忆阻器的电阻值相同。
运算芯片在进行卷积运算时，用一个卷积核扫描像素阵列，每次卷积核运算表现为一次矩阵乘加运算。这个过程可以理解为使用一个卷积核来过滤图像的各个小区域，从而得到这些小区域的特征值。具体的，本发明通过控制行选信号、列选信号以及选择单元中开关的状态，运算芯片对像素芯片的输出电压进行卷积运算；其中，当卷积核为A×B的矩阵时，运算芯片中第A列运算单元的输出端相互连接作为运算芯片的第一电流I1输出，第A+1列运算单元的输出端相互连接作为运算芯片的第二电流I2输出，直至第N列运算单元的输出端相互连接作为运算芯片的第N-A+1电流IN-A+1输出。具体包括如下卷积运算步骤：
S01：行选信号选中B行相邻的像素单元，列选信号选中A列相邻的像素单元，与上述A×B个像素单元对应的A×B个运算单元分别选中不同的忆阻器，上述A列像素单元之间的对应的开关导通，使得A列像素单元的输出端连接在一起，输出卷积运算结果；其中，A×B＝C；A和B均为大于0的整数；
S02：重复步骤S01，直至完成M行N列像素单元的卷积运算，得到(M-A+1)×(N-B+1)的卷积阵列。
以下通过实施例1对本发明进行进一步解释说明：
实施例1
假设卷积核为3×3的矩阵，像素芯片中包含5行5列个像素单元，运算芯片中包含5行5列个运算单元和选择单元，运算单元如附图4所示，包括译码器和忆阻器阵列，忆阻器阵列包括9个MOS管和9个忆阻器，9个MOS管分别为第一MOS管～第九MOS管(M1～M9)，9个忆阻器分别为第一忆阻器～第九忆阻器(RRAM1至RRAM9)；译码器的位数为4位，第一MOS管～第九MOS管的源极共同连接至忆阻器阵列的输入端，第一MOS管～第九MOS管的漏极分别连接第一忆阻器～第九忆阻器的一端，第一忆阻器～第九忆阻器的另一端共同连接至运算单元的输出端。译码器还包括使能输入端，使能输入端连接与门输出端，与门输入端分别连接行选信号CTR_ROW和列选信号CTR_COL，译码器的低九位输出端分别连接至第一MOS管～第九MOS管的栅极。
选择单元包括4个开关，第1开关的两端分别连接第1列运算单元输出端和第2列运算单元输出端；第2开关的两端分别连接第2列运算单元输出端和第3列运算单元输出端；第3开关的两端分别连接第3列运算单元输出端和第4列运算单元输出端；第4开关的两端分别连接第4列运算单元输出端和第5列运算单元输出端。运算芯片中第3列运算单元的输出端相互连接作为运算芯片的第一电流I1输出，第4列运算单元的输出端相互连接作为运算芯片的第二电流I2输出，第5列运算单元的输出端相互连接作为运算芯片的第3电流I3输出。
本实施例中进行卷积运算之前先做如下说明：对于像素芯片中第1行第1列像素单元的输出电压表示为Vout1.1，简写为V1.1，第1行第2列像素单元的输出电压表示为V1.2，依次类推，第3行第3列像素单元的输出电压表示为V3.3。
对于运算芯片中第1，第1列运算单元CELL表示为CELL1.1，第1行第2列运算单元表示为CELL1.2，依次类推，第3行第3列运算单元表示为CELL3.3。运算单元内部9个RRAM的阻值分别记为R1、R2、R3、R4、R5、R6、R7、R8、R9，相应的电导为G1、G2、G3、G4、G5、G6、G7、G8、G9。
具体包括如下步骤：
S01：选中行选信号ROW1～ROW3以及列选信号COL1～COL3，此时第1到第3行，第1至第3列所有运算单元使能，CELL1.1利用译码器选中第1个忆阻器RRAM1，CELL1.2选中第2个忆阻器RRAM2，CELL1.3选中第3个忆阻器RRAM3，CELL2.1选中第4个忆阻器RRAM4，CELL2.2选中第5个忆阻器RRAM5，CELL2.3选中第6个忆阻器RRAM6，CELL3.1选中第7个忆阻器RRAM7，CELL3.2选中第8个忆阻器RRAM8，CELL3.3选中第9个忆阻器RRAM9，选择单元中开关S1和开关S2导通，此时，I1端的输出即为：
Figure GDA0002536108380000061
由此实现了第1步卷积运算。
步骤2，选中行选信号ROW1～ROW3以及列选信号COL2～COL4，此时第1到第3行，第2至第4列所有运算单元使能，CELL1.2利用内部译码器选中第1个忆阻器RRAM1，CELL1.3选中第2个忆阻器RRAM2，CELL1.4选中第3个忆阻器RRAM3，CELL2.2选中第4个忆阻器RRAM4，CELL2.3选中第5个忆阻器RRAM5，CELL2.4选中第6个忆阻器RRAM6，CELL3.2选中第7个忆阻器RRAM7，CELL3.3选中第8个忆阻器RRAM8，CELL3.4选中第9个忆阻器RRAM9，选择单元中开关S2和开关S3导通，此时，I2端的输出即为：
I2＝V1.2×G1+V1.3×G2+V1.4×G3+V2.2×G4+V2.3×G5+V2.4×G6+V3.2×G7+V3.3×G8+V3.4×G9
由此实现了第2步卷积运算。
依次类推，步骤9，选中行选信号ROW3～ROW5以及列选信号COL3～COL5，此时第3到第5行，第3至第5列所有运算单元使能，CELL3.3利用内部译码器选中第1个忆阻器RRAM1，CELL3.4选中第2个忆阻器RRAM2，CELL3.5选中第3个忆阻器RRAM3，CELL4.3选中第4个忆阻器RRAM4，CELL4.4选中第5个忆阻器RRAM5，CELL4.5选中第6个忆阻器RRAM6，CELL5.3选中第7个忆阻器RRAM7，CELL5.4选中第8个忆阻器RRAM8，CELL5.5选中第9个忆阻器RRAM9，选择单元中开关S3和开关S4导通，此时，I3端的输出即为：
I3＝V3.3×G1+V3.4×G2+V3.5×G3+V4.3×G4+V4.4×G5+V4.5×G6+V5.3×G7+V5.4×G8+V5.5×G9
由此实现了第9步卷积运算。
通过上述步骤可以实现光电转换到神经网络运算整个流程，可以获得更高的处理速度及更低的功耗，适于大规模推广应用。
以上所述仅为本发明的优选实施例，所述实施例并非用于限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明所附权利要求的保护范围内。

Claims (8)

1.一种基于忆阻器的图像传感器，其特征在于，包括像素芯片和运算芯片，所述像素芯片包括M行N列个像素单元，所述运算芯片包括选择单元和M行N列个运算单元，所述运算单元中包括C个并联的忆阻器；所述像素单元和运算单元一一对应，且所述像素单元的输出端连接所述运算单元的输入端，所述选择单元包括N-1个开关，第n开关的两端分别连接第n列运算单元输出端和第n+1列运算单元输出端；通过控制行选信号、列选信号以及选择单元中开关的状态，所述运算芯片对像素芯片的输出电压进行卷积运算；其中，M和N为大于0的整数，C为大于0的整数，n为大于0小于N的整数；
所述运算单元包括译码器和忆阻器阵列，所述忆阻器阵列包括C个MOS管和C个忆阻器，其中，所述译码器的低C位输出端分别连接C个MOS管的栅极，所述C个MOS管的源极共同连接至所述运算单元的输入端，所述C个MOS管的漏极分别连接C个忆阻器的一端，C个忆阻器的另一端共同连接至运算单元的输出端。
2.根据权利要求1所述的一种基于忆阻器的图像传感器，其特征在于，所述译码器还包括使能输入端，所述使能输入端连接与门输出端，所述与门输入端分别连接行选信号和列选信号。
3.根据权利要求1所述的一种基于忆阻器的图像传感器，其特征在于，所述译码器为D位译码器，且2D≥C，D为正整数。
4.根据权利要求1所述的一种基于忆阻器的图像传感器，其特征在于，所述运算芯片对像素芯片的输出电压进行卷积运算，卷积运算的卷积核为A×B的矩阵，且A×B＝C；A和B均为大于0的整数。
5.根据权利要求1所述的一种基于忆阻器的图像传感器，其特征在于，所述M行N列个运算单元中第c个忆阻器对应的电阻值相同，c为大于0小于等于C的整数。
6.根据权利要求1所述的一种基于忆阻器的图像传感器，其特征在于，所述像素单元包括光电二极管、MOS管M11、MOS管M12和模拟缓冲器，所述光电二极管的阳极连接电源负极，阴极连接所述MOS管M11的源极，所述MOS管M11的栅极连接控制信号TX，漏极连接所述MOS管M12的源极和模拟缓冲器的输入端，所述MOS管M12的漏极连接电源，栅极连接控制信号RST，所述模拟缓冲器的输出端为该像素单元的输出端。
7.根据权利要求1所述的一种基于忆阻器的图像传感器，其特征在于，所述像素芯片和运算芯片通过3D堆叠工艺互连。
8.采用权利要求1所述的图像传感器进行卷积运算的方法，其特征在于，包括如下步骤：
S01：行选信号选中B行相邻的像素单元，列选信号选中A列相邻的像素单元，与A×B个像素单元对应的A×B个运算单元分别选中不同的忆阻器，A列像素单元之间的对应的开关导通，使得A列像素单元的输出端连接在一起，输出卷积运算结果；其中，A×B＝C；A和B均为大于0的整数；
S02：重复步骤S01，直至完成M行N列像素单元的卷积运算，得到(M-A+1)×(N-B+1)的卷积阵列。
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