CN111436210B - 一种基于芯片的puf结构与方法 - Google Patents
一种基于芯片的puf结构与方法 Download PDFInfo
- Publication number
- CN111436210B CN111436210B CN201880002418.2A CN201880002418A CN111436210B CN 111436210 B CN111436210 B CN 111436210B CN 201880002418 A CN201880002418 A CN 201880002418A CN 111436210 B CN111436210 B CN 111436210B
- Authority
- CN
- China
- Prior art keywords
- chip
- electrode matrix
- matrix
- electrode
- disposed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 47
- 239000011159 matrix material Substances 0.000 claims abstract description 606
- 239000000758 substrate Substances 0.000 claims description 109
- 239000000945 filler Substances 0.000 claims description 46
- 239000011810 insulating material Substances 0.000 claims description 22
- 239000002245 particle Substances 0.000 claims description 21
- 238000001514 detection method Methods 0.000 claims description 15
- 230000007613 environmental effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 23
- 238000005336 cracking Methods 0.000 description 15
- 238000012545 processing Methods 0.000 description 15
- 239000000126 substance Substances 0.000 description 14
- 239000007789 gas Substances 0.000 description 9
- 239000007788 liquid Substances 0.000 description 9
- 239000011347 resin Substances 0.000 description 9
- 229920005989 resin Polymers 0.000 description 9
- 239000007787 solid Substances 0.000 description 9
- 230000006870 function Effects 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000001788 irregular Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000005670 electromagnetic radiation Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000013475 authorization Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000003203 everyday effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000009774 resonance method Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
- G06F21/73—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by creating or determining hardware identification, e.g. serial numbers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/86—Secure or tamper-resistant housings
- G06F21/87—Secure or tamper-resistant housings by means of encapsulation, e.g. for integrated circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/32—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Software Systems (AREA)
- Signal Processing (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Semiconductor Memories (AREA)
Abstract
本申请涉及电子领域，尤其涉及一种基于芯片的PUF结构与方法。该结构包括第一电极矩阵和第二电极矩阵；第一电极矩阵设置在芯片封装内；第一电极矩阵和第二电极矩阵之间形成交叠区；第一电极矩阵中的电极与芯片内部电路连接；第二电极矩阵中的电极连接固定电平。另外，本申请还提供一种基于芯片的PUF方法，该方法包括：检测第一电极矩阵与第二电极矩阵之间形成的电容矩阵；由电容矩阵得到芯片的身份信息矩阵。本申请通过设置第一电极矩阵和第二电极矩阵形成电容矩阵的方法，解决了由于环境影响导致的很难得到稳定的芯片身份信息的问题，也解决了芯片身份信息易被电学破解的问题。
Description
技术领域
本申请涉及电子领域，尤其涉及一种基于芯片的PUF结构与方法。
背景技术
PUF(物理不可克隆技术，Physical Unclonable Function)作为硬件安全领域一个新兴的技术，已经被广泛地应用于电子设备的授权和电子钥匙的生成。在物联网时代，信息安全面临越来越严峻的挑战，每天大量的不同类型的电子设备需要接入网络，因此为每个设备提供一个唯一的，不可被复制的身份信息变得尤为重要。
基于模拟电路或者SRAM(静态随机存储器，Static Random-Access Memory)阈值电压的PUF方法是较为常见的实现PUF功能的方法。其中基于模拟电路的PUF方法通常容易受环境的影响，如温度、电磁辐射等，很难得到稳定的芯片身份信息；基于SRAM阈值电压的PUF方法，容易受环境的影响，也很难得到稳定的芯片身份信息，并且它不能防止电学方式破解。
发明内容
针对现有技术中PUF方法存在的上述问题，本申请实施例提供了一种基于芯片的PUF结构与方法。
本申请的实施例的第一方面提供了一种基于芯片的PUF结构，包括第一电极矩阵和第二电极矩阵，第一电极矩阵和第二电极矩阵之间形成电容矩阵以实现芯片的物理不可克隆；第一电极矩阵设置在芯片封装内；第一电极矩阵和第二电极矩阵之间形成交叠区；第一电极矩阵中的电极与芯片内部电路连接；第二电极矩阵中的电极连接固定电平。
另外，结合第一方面，在第一方面的一种实现方式中，第二电极矩阵中的电极连接固定电平包括：第二电极矩阵中的电极连接同一个固定电平。
另外，结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，芯片内部电路包括电容检测电路，电容检测电路用于检测电容矩阵的电容值。
另外，结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，第一电极矩阵中的电极与芯片内部电路连接包括：第一电极矩阵中的电极与电容检测电路连接。
另外，结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，电容检测电路包括多路复用器。
另外，结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，第二电极矩阵设置在芯片封装内。
另外，结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，第一电极矩阵和第二电极矩阵设置在芯片封装内同一部件上。
另外，结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，第一电极矩阵和第二电极矩阵设置在芯片封装内同一部件上包括：第一电极矩阵和第二电极矩阵设置在同一个芯片上；或者第一电极矩阵和第二电极矩阵设置在同一个基底上。
另外，结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，第一电极矩阵和第二电极矩阵设置在芯片封装内不同部件上。
另外，结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，第一电极矩阵和第二电极矩阵设置在芯片封装内不同部件上包括：第一电极矩阵设置在第一芯片上，第二电极矩阵设置在第二芯片上。
另外，结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，第一电极矩阵设置在第一芯片上，第二电极矩阵设置在第二芯片上包括：第一电极矩阵和第二电极矩阵分别设置在第一芯片和第二芯片相邻的两个表面上。
另外，结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，第一电极矩阵和第二电极矩阵设置在芯片封装内不同部件上包括：第一电极矩阵设置在芯片上，第二电极矩阵设置在基底上。
另外，结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，第一电极矩阵设置在芯片上，第二电极矩阵设置在基底上包括：第一电极矩阵设置在芯片的下表面；第二电极矩阵设置在基底的上表面。
另外，结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，第一电极矩阵和第二电极矩阵设置在芯片封装内不同部件上包括：第一电极矩阵设置在基底上，第二电极矩阵设置在另一个基底上。
另外，结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，第二电极矩阵设置在电路板上，电路板和芯片封装连接。
另外，结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，第一电极矩阵设置在基底上。
另外，结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，第一电极矩阵设置在芯片上。
另外，结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，第一电极矩阵设置在芯片下表面；第二电极矩阵设置在电路板上表面。
另外，结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，还包括填充物；填充物设置在第一电极矩阵和第二电极矩阵之间；填充物为绝缘材料。
另外，结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，在绝缘材料中设置介电颗粒。
本申请的实施例的第二方面提供了一种基于芯片的PUF方法，用于该基于芯片的PUF结构，该方法包括：检测第一电极矩阵与第二电极矩阵之间形成的电容矩阵；由电容矩阵得到芯片的身份信息矩阵。
另外，结合第二方面，在第二方面的一种实现方式中，由电容矩阵得到芯片的身份信息矩阵包括：计算电容矩阵中的电容值的平均值；计算电容矩阵与平均值的差值得到芯片的身份信息矩阵。
与现有技术相比，本申请实施例的有益效果在于：本申请实施例提供了一种基于芯片的PUF结构与方法，通过设置第一电极矩阵和第二电极矩阵，其中，第一电极矩阵设置在芯片封装内，同时，第一电极矩阵和第二电极矩阵之间形成交叠区，从而得到对应的电容矩阵。一方面，电容矩阵中每个电容值受环境影响的趋势相同，因此电容矩阵的数据处理更为简单，更容易得到稳定的芯片身份信息；另一方面，芯片的身份信息保存在电容矩阵中，第一电极矩阵设置在芯片封装内，不仅增加了拆解难度，拆解后也不容易通过电连接的方式读取芯片的身份信息，而且通过物理或者化学破解方式也可能导致芯片的身份信息改变或丢失，很大程度上降低了被电学方式破解的可能性。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例的第一电极矩阵和第二电极矩阵均设置在同一芯片上的第一结构图；
图2为本申请实施例的第一电极矩阵和第二电极矩阵均设置在同一芯片上的第二结构图；
图3为本申请实施例的第一电极矩阵和第二电极矩阵均设置在同一芯片上的第三结构图；
图4为本申请实施例的第一电极矩阵和第二电极矩阵均设置在同一芯片上的第四结构图；
图5为本申请实施例中的第一电极矩阵中的电极分布图；
图6为本申请实施例中的第二电极矩阵中的电极分布图；
图7为本申请实施例的第一电极矩阵和第二电极矩阵均设置在同一个基底上的第一结构图；
图8为本申请实施例的第一电极矩阵和第二电极矩阵均设置在同一个基底上的第二结构图；
图9为本申请实施例的第一电极矩阵设置在第一芯片上，第二电极矩阵设置在第二芯片上的结构图；
图10为本申请实施例的第一电极矩阵设置在芯片上，第二电极矩阵设置在基底上的结构图；
图11为本申请实施例的第一电极矩阵设置在基底上，第二电极矩阵设置在另一个基底上的结构图；
图12为本申请实施例的第一电极矩阵设置在基底上，第二电极矩阵设置在电路板上的结构图；
图13为本申请实施例的第一电极矩阵设置在芯片上，第二电极矩阵设置在电路板上的结构图；
图14为本申请实施例的一种基于芯片的PUF方法的流程图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的部分实施例采用举例的方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在各例子中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
本申请实施例提供了一种基于芯片的PUF结构与方法，通过在芯片封装内设置第一电极矩阵，在芯片封装或模组内设置第二电极矩阵，并使二者之间形成交叠区，从而得到相应的平板电容矩阵。一方面，由于在芯片封装或者模组安装过程中存在着随机且不可控制、不可预测的工艺偏差，例如：填充物注入的厚度不同；填充物掺入不规则的介电颗粒导致的相对介电常数不同；或者是由于芯片、基底和电路板安装位置的误差带来的交叠区面积的不同等。这些工艺偏差导致不同芯片形成的电容矩阵是独一无二且不可预测和不可复制的，因此可以使用电容矩阵作为对应芯片的唯一身份信息。而且，由于电容矩阵中每个电容值受环境影响的趋势相同，即使芯片在不同环境下(例如温度，电磁辐射等)，电容矩阵的数据处理也更为简单，更容易得到稳定的芯片身份信息。另一方面，本申请实施例形成的芯片身份信息保存在电容矩阵中，第一电极矩阵设置在芯片封装内，不仅增加了拆解难度，拆解后也不容易通过电连接的方式读取芯片的身份信息，而且即使通过物理或者化学方式拆解，也极易导致电容矩阵的结构发生变更，从而使得芯片的身份信息改变或丢失。另外，本申请实施例中可以不需要使用额外的非易失存储器件存储芯片身份信息的纠错信息，也在很大程度上降低了被电学方式破解的可能性。
本申请实施例提供一种基于芯片的PUF结构，该结构包括第一电极矩阵和第二电极矩阵，第一电极矩阵和第二电极矩阵之间形成电容矩阵以实现芯片的物理不可克隆，当基于芯片的PUF结构确定之后，第一电极矩阵和第二电极矩阵形成的电容矩阵的电容值一般不会被除环境之外的其他因素影响，以确保能得到稳定的芯片身份信息矩阵，以实现芯片的物理不可克隆。第一电极矩阵设置在芯片封装内，并且第一电极矩阵和第二电极矩阵之间形成交叠区，从而得到对应的电容矩阵。需要说明的是，芯片封装内可以有芯片、基底或填充物等部件，但是不限于芯片、基底或填充物，其中，芯片、基底或填充物的个数均不受限制，芯片和填充物可以是一个或者多个，基底可以是零个、一个或者多个。芯片内部电路设置在芯片中，可以用于采集电容矩阵的电容值。本实施例中，第一电极矩阵设置在芯片封装内，一方面，便于第一电极矩阵与芯片内部电路连接，另一方面，将电极矩阵设置在芯片封装内不仅可以增加拆解难度，拆解后也不容易通过电连接的方式读取电容矩阵的电容值以得到芯片的身份信息，而且通过物理或者化学破解方式也可能导致芯片的身份信息改变或丢失，因此，芯片身份信息的安全性得以保证。
需要说明的是该电容矩阵作为一个芯片的身份信息仅为示例性说明，在实际使用中，该电容矩阵也可以作为一个模块或者系统的身份信息，本实施例对此不做限制。本实施例利用电容矩阵来区分每个芯片，成本较低。另外，本实施例可用于芯片倒装(Flip Chip)的封装方式以及其他的封装方式，本实施例对芯片的封装方式不做限制。
基于上述实施例，以下从第一矩阵和第二矩阵的各种可能的设置位置来详细说明：
本申请实施例提供一种基于芯片的PUF结构，本实施例中，第一电极矩阵和第二电极矩阵均设置在芯片封装内，其中，第一电极矩阵和第二电极矩阵可以设置在芯片封装内同一部件上，本施例中，第一电极矩阵和第二电极矩阵可以均设置在同一个芯片上。请参考图1，图1为本申请实施例的第一电极矩阵和第二电极矩阵均设置在同一芯片上的第一结构图，如图1所示，第一电极矩阵101和第二电极矩阵102均设置在芯片100上，具体地，第一电极矩阵101和第二电极矩阵102分别设置在芯片100外部的上表面和下表面，但本领域的技术人员应当明了的是，将第一电极矩阵和第二电极矩阵分别设置在芯片外部的上表面和下表面仅为示例性说明，在实际使用中，本领域的技术人员可以参照本申请实施例的方案，将第一电极矩阵设置在芯片外部的上表面或者芯片内部的上表面，将第二电极矩阵设置在芯片内部的下表面或者芯片外部的下表面，本实施例对此不做限制。
另外，请参考图2，图2为本申请实施例的第一电极矩阵和第二电极矩阵均设置在同一芯片上的第二结构图，如图2所示，第一电极矩阵101和第二电极矩阵102可以分别嵌入式地设置在芯片100的上表面和下表面；另外，请参考图3，图3为本申请实施例的第一电极矩阵和第二电极矩阵均设置在同一芯片上的第三结构图，如图3所示，第一电极矩阵101的部分电极可以设置在芯片100内部的上表面，另一部分电极可以设置在芯片100外部的上表面，还有一部分电极可以嵌入式地设置在芯片100的上表面，第二电极矩阵102的部分电极可以设置在芯片100内部的下表面，另一部分电极可以设置在芯片100外部的下表面，还有一部分电极可以嵌入式地设置在芯片100的下表面。需要说明的是，以上这些情况仅为示例性说明，本领域的技术人员可以根据本实施例得到第一电极矩阵与第二电极矩阵在芯片上的其他设置位置。
基于上述第一电极矩阵101和第二电极矩阵102的设置位置，两者之间形成交叠区103，需要说明的是，第一电极矩阵和第二电极矩阵之间形成交叠区，第一电极矩阵和第二电极矩阵之间可以全部交叠，也可以部分交叠，全部交叠时，第一电极矩阵的电极与第二电极矩阵的电极之间都存在交叠区，全部交叠的情况如图1、图2或图3所示，需要说明的是，全部交叠还存在很多其他的情况，这里不再赘述。部分交叠时，第一电极矩阵的部分电极与第二电极矩阵的电极之间不存在交叠区，或者第二电极矩阵的部分电极与第一电极矩阵的电极之间不存在交叠区，部分交叠的情况请参考图4。需要说明的是，部分交叠还存在很多其他的情况，这里不再赘述。如图1、图2、图3或图4所示，第一电极矩阵101中的电极105与第二电极矩阵102中的电极106存在极间交叠区104，这个极间交叠区104可以对应电容矩阵中的一个电容值，显然，在部分交叠时，第一电极矩阵的部分电极与第二电极矩阵的电极间不存在极间交叠区，或者第二电极矩阵的部分电极与第一电极矩阵的电极间不存在极间交叠区；另外，在全部交叠的情况下，第一电极矩阵的部分电极与第二电极矩阵的电极间也可能不存在极间交叠区，或者第二电极矩阵的部分电极与第一电极矩阵的电极间可能不存在极间交叠区。需要说明的是，本实施例中，对第一电极矩阵与第二电极矩阵的电极厚度均不做限定，并且，第一电极矩阵的电极或第二电极矩阵的电极厚度可以相同，也可以不同。
基于上述实施例公开的内容，本实施例中，第一电极矩阵中的电极与芯片内部电路连接，用于电容矩阵的读取。请参考图5，图5为本申请实施例中的第一电极矩阵中的电极分布图，如图5所示，芯片100上设置有第一电极矩阵101，第一电极矩阵101中的电极与芯片内部电路连接。本实施例中，第一电极矩阵101中的电极为矩形，但本领域的技术人员应当明了的是，电极设置为矩形仅为示例性说明，在实际使用中，不限制电极的外形，电极的形状可以为任意规则或者不规则的形状；本实施例中，第一电极矩阵101中的电极呈规则分布，但本领域的技术人员应当明了的是，电极呈规则分布仅为示例性说明，在实际使用中，不限制电极的分布方式，可以为规则分布，也可以为不规则分布；本实施例中，第一电极矩阵101中的所有电极形状都相同，但本领域的技术人员应当明了的是，电极都设置为相同形状仅为示例性说明，在实际使用中，所有电极的形状可以相同，也可以不同。
基于上述实施例公开的内容，本实施例中，第二电极矩阵中的电极连接固定电平，其中，该固定电平可以是任意电平。并且，第二电极矩阵中的电极可以连接同一个固定电平，也可以连接不同的固定电平。本实施例对此不做限制。在一个实施例中，第二电极矩阵中的电极连接同一个固定电平，这样就可以直接测试得到电容矩阵，而不需要排除电平不同带来的影响。请参考图6，图6为本申请实施例中的第二电极矩阵中的电极分布图，如图6所示，芯片100上设置有第二电极矩阵102，第二电极矩阵102连接同一个固定电平。需要说明的是，本实施例中，第一电极矩阵101和第二电极矩阵102的电极数量相同，但本领域的技术人员应当明了的是，第一电极矩阵和第二电极矩阵的电极数量相同仅为示例性说明，在实际使用中，不限制第一电极矩阵和第二电极矩阵的电极数量，第一电极矩阵和第二电极矩阵的电极数量可以相同，也可以不同。
基于上述实施例公开的内容，可选的，本实施例中，芯片内部电路可以包括电容检测电路，电容检测电路用于检测电容矩阵的电容值，电容矩阵的电容值用以生成芯片身份信息矩阵；另外，电容检测方法包括但不限于电桥法、谐振法、振荡法或充放电法等。
基于上述实施例公开的内容，可选的，本实施例中，第一电极矩阵中的电极与电容检测电路连接，电容检测电路用于检测第一电极矩阵和第二电极矩阵形成的电容矩阵的电容值，第一电极矩阵中的电极与芯片内部电路的电容检测电路连接，可以增强防破解性能。
基于上述实施例公开的内容，可选的，电容检测电路可以包括多路复用器，多路复用器用于对多个电容信号进行信号选择，以减少硬件电路，节省成本并且便于集成。
本申请实施例提供了一种基于芯片的PUF结构，通过设置第一电极矩阵和第二电极矩阵，其中，第一电极矩阵设置在芯片封装内，同时，第一电极矩阵和第二电极矩阵之间形成交叠区，从而得到对应的电容矩阵。一方面，电容矩阵中每个电容值受环境影响的趋势相同，因此电容矩阵的数据处理更为简单，更容易得到稳定的芯片身份信息；另一方面，芯片的身份信息保存在电容矩阵中，第一电极矩阵设置在芯片封装内，不仅增加了拆解难度，拆解后也不容易通过电连接的方式读取芯片的身份信息，而且通过物理或者化学破解方式也可能导致芯片的身份信息改变或丢失，很大程度上降低了被电学方式破解的可能性。
本申请实施例提供一种基于芯片的PUF结构，本实施例中，第一电极矩阵和第二电极矩阵也设置在芯片封装内，其中，第一电极矩阵和第二电极矩阵也设置在芯片封装内同一部件上，与上述实施例不同的是，本实施例中，第一电极矩阵和第二电极矩阵均设置在同一个基底上。请参考图7，图7为本申请实施例的第一电极矩阵和第二电极矩阵均设置在同一个基底上的第一结构图，如图7所示，第一电极矩阵201和第二电极矩阵202均设置在基底200上。本实施例中，第一电极矩阵201和第二电极矩阵202分别设置在基底200外部的上表面和下表面，需要说明的是，本实施例中第一电极矩阵与第二电极矩阵在基底上的设置位置仅为示例性说明，本领域的技术人员在不付出创造性劳动的前提下可以根据上述实施例得到第一电极矩阵与第二电极矩阵在基底上的其他设置位置。本实施例中第一电极矩阵201和第二电极矩阵202之间形成交叠区103，第一电极矩阵201中的电极105与第二电极矩阵202中的电极106之间存在极间交叠区104，对应电容矩阵中的一个电容值。
基于上述实施例公开的内容，本实施例中，第二电极矩阵202中的电极连接固定电平，第一电极矩阵201中的电极与芯片内部电路连接，用于电容矩阵的读取，在一个实施例中，第二电极矩阵中的电极可以连接同一个固定电平，这样就可以直接测试得到电容矩阵，而不需要排除电平不同带来的影响。
基于上述实施例公开的内容，本实施例中，第一电极矩阵中的电极与芯片内部电路连接。与上述实施例不同的是，由于本实施例中的第一电极矩阵设置在基底上，第一电极矩阵中的电极不能直接与芯片内部电路连接，因而第一电极矩阵中的电极需要与芯片上的电极连接，然后通过芯片上的电极与芯片内部电路连接。请参考图7，第一电极矩阵201在基底200上，第一电极矩阵201需要与芯片100上的电极401连接，芯片100上的电极401与芯片内部电路连接。图7中109指的是基底200的第一电极矩阵201与芯片100上的电极401之间的电连接，需要说明的是，基底200的第一电极矩阵201与芯片100上的电极401之间的连接方式包括但不限于锡球或金属键合等方式。另外，在基底200与芯片100之间存在填充物108，填充物为包括但不限于树脂或橡胶等不善于传导电流的绝缘材料，另外，本实施例对填充物的物理状态不限制，可以是固体、气体或者液体等，并且，可以在绝缘材料中设置介电颗粒，对介电颗粒的介电常数不做限制。
可选的，如果第一电极矩阵中的电极不能直接与芯片上的电极连接，则可以通过其他基底上的电极来连接芯片上的电极，以达到与芯片内部电路连接的目的。其具体实现方式为：第一电极矩阵中的电极与其他基底上的电极连接，其他基底上的电极与芯片上的电极连接，芯片上的电极与芯片内部电路连接。请参考图8，图8为本申请实施例的第一电极矩阵和第二电极矩阵均设置在同一个基底上的第二结构图，如图8所示，第二电极矩阵102在基底200上，基底200上的第一电极矩阵101与基底210上的电极211连接，基底210上的电极211与芯片100上的电极401连接，芯片100上的电极401与芯片内部电路连接，其中，基底200与基底210之间存在填充物108，基底210与芯片100之间也存在填充物108，填充物为包括但不限于树脂或橡胶等不善于传导电流的绝缘材料，另外，本实施例对填充物的物理状态不限制，可以是固体、气体或者液体等，并且，可以在绝缘材料中设置介电颗粒，对介电颗粒的介电常数不做限制。其中，基底200上的第一电极矩阵101通过电连接109与基底210上的电极211连接，基底210上的电极211与基底210上的电极212连接，基底210上的电极212通过电连接109与芯片100上的电极401连接。
本申请实施例提供了一种基于芯片的PUF结构，通过设置第一电极矩阵和第二电极矩阵，其中，第一电极矩阵设置在芯片封装内，同时，第一电极矩阵和第二电极矩阵之间形成交叠区，从而得到对应的电容矩阵。一方面，电容矩阵中每个电容值受环境影响的趋势相同，因此电容矩阵的数据处理更为简单，更容易得到稳定的芯片身份信息；另一方面，芯片的身份信息保存在电容矩阵中，第一电极矩阵设置在芯片封装内，不仅增加了拆解难度，拆解后也不容易通过电连接的方式读取芯片的身份信息，而且通过物理或者化学破解方式也可能导致芯片的身份信息改变或丢失，很大程度上降低了被电学方式破解的可能性。
本申请实施例提供一种基于芯片的PUF结构，本实施例中，第一电极矩阵和第二电极矩阵均设置在芯片封装内，与上述实施例不同的是，第一电极矩阵和第二电极矩阵设置在芯片封装内不同部件上，本实施例中，第一电极矩阵设置在第一芯片上，第二电极矩阵设置在第二芯片上。可选的，第一电极矩阵和第二电极矩阵分别设置在第一芯片和第二芯片相邻的两个表面上。请参考图9，图9为本申请实施例的第一电极矩阵设置在第一芯片上，第二电极矩阵设置在第二芯片上的结构图。如图9所示，第一电极矩阵101设置在第一芯片100与第二芯片110相邻的一个表面上，第二电极矩阵102设置在第一芯片100与第二芯片110相邻的另一个表面上。电极矩阵的这种位置设置方法在很大程度上增加了拆解难度，并且即使通过物理或者化学破解方式也会导致电容矩阵的电容值发生变化，因此造成芯片的身份信息改变或丢失，几乎不可能被电学方式破解。需要说明的是，本实施例中，第一电极矩阵和第二电极矩阵分别设置在第一芯片和第二芯片相邻的两个表面上仅为示例性说明，本领域的技术人员在不付出创造性劳动的前提下可以根据上述实施例得到第一电极矩阵与第二电极矩阵分别在第一芯片和第二芯片上的其他设置位置，例如，可以将第一电极矩阵设置在第一芯片内部的上表面或下表面，或者第一电极矩阵设置在第一芯片外部的上表面，将第二电极矩阵设置在第二芯片内部或者外部的上表面或下表面。
基于上述实施例公开的内容，本实施例中，第二电极矩阵102中的电极连接固定电平，第一电极矩阵101中的电极与芯片内部电路连接，用于电容矩阵的读取。在一个实施例中，第二电极矩阵102中的电极可以连接同一个固定电平，这样就可以直接测试得到电容矩阵，而不需要排除电平不同带来的影响。
可选的，本实施例中，该结构还包括填充物，填充物设置在第一电极矩阵和第二电极矩阵之间。与上述实施例不同的是，在上述实施例中，第一电极矩阵和第二电极矩阵之间没有设置填充物，因为上述实施例中的第一电极矩阵和第二电极矩阵设置在芯片封装内同一部件上，第一电极矩阵和第二电极矩阵之间是基底或者芯片，不能再设置填充物。请参考图9，填充物107设置在第一电极矩阵101和第二电极矩阵102之间，即芯片100与芯片110之间，填充物为包括但不限于树脂或橡胶等不善于传导电流的绝缘材料，另外，本实施例对填充物的物理状态不限制，可以是固体、气体或者液体等，并且，可以在绝缘材料中设置介电颗粒，对介电颗粒的介电常数不做限制。
本申请实施例提供了一种基于芯片的PUF结构，通过设置第一电极矩阵和第二电极矩阵，其中，第一电极矩阵设置在芯片封装内，同时，第一电极矩阵和第二电极矩阵之间形成交叠区，从而得到对应的电容矩阵。一方面，电容矩阵中每个电容值受环境影响的趋势相同，因此电容矩阵的数据处理更为简单，更容易得到稳定的芯片身份信息；另一方面，芯片的身份信息保存在电容矩阵中，第一电极矩阵设置在芯片封装内，不仅增加了拆解难度，拆解后也不容易通过电连接的方式读取芯片的身份信息，而且通过物理或者化学破解方式也可能导致芯片的身份信息改变或丢失，很大程度上降低了被电学方式破解的可能性。
本申请实施例提供一种基于芯片的PUF结构，本实施例中，第一电极矩阵和第二电极矩阵均设置在芯片封装内，其中，第一电极矩阵和第二电极矩阵可以设置在芯片封装内不同部件上，与上述实施例不同的是，本实施例中，第一电极矩阵设置在芯片上，第二电极矩阵设置在基底上。可选的，第一电极矩阵设置在芯片的下表面，第二电极矩阵设置在基底的上表面。请参考图10，图10为本申请实施例的第一电极矩阵设置在芯片上，第二电极矩阵设置在基底上的结构图。如图10所示，第一电极矩阵101设置在芯片100的下表面，第二电极矩阵201设置在基底200的上表面。这种电极矩阵的位置设置方法在很大程度上增加了拆解难度，并且即使通过物理或者化学破解方式也会导致电容矩阵的电容值发生变化，因此造成芯片的身份信息改变或丢失，几乎不可能被电学方式破解。具体地，第一电极矩阵101和第二电极矩阵201分别设置在芯片100外部的下表面和基底200外部的上表面，在本实施例中，将第一电极矩阵101和第二电极矩阵201分别设置在芯片100外部的下表面和基底200外部的上表面仅为示例性说明，本领域的技术人员在不付出创造性劳动的前提下可以根据上述实施例得到第一电极矩阵与第二电极矩阵分别在芯片和基底上的其他设置位置，例如，可以将第一电极矩阵设置在芯片内部的上表面或下表面，或者将第一电极矩阵设置在芯片外部的上表面，将第二电极矩阵设置在基底内部或者基底外部的上表面或下表面。
基于上述实施例公开的内容，本实施例中，基底200上的第二电极矩阵201中的电极连接固定电平，第一电极矩阵101中的电极与芯片内部电路连接，用于电容矩阵的读取。在一个实施例中，基底200上的第二电极矩阵201中的电极可以连接同一固定电平，这样就可以直接测试得到电容矩阵，而不需要排除电平不同带来的影响。
可选的，本实施例中，该结构还包括填充物，请参考图10，填充物107设置在第一电极矩阵101和第二电极矩阵201之间，即芯片100与基底200之间，填充物为包括但不限于树脂或橡胶等不善于传导电流的绝缘材料，另外，本实施例对填充物的物理状态不限制，可以是固体、气体或者液体等，并且，可以在绝缘材料中设置介电颗粒，对介电颗粒的介电常数不做限制。
本申请实施例提供了一种基于芯片的PUF结构，通过设置第一电极矩阵和第二电极矩阵，其中，第一电极矩阵设置在芯片封装内，同时，第一电极矩阵和第二电极矩阵之间形成交叠区，从而得到对应的电容矩阵。一方面，电容矩阵中每个电容值受环境影响的趋势相同，因此电容矩阵的数据处理更为简单，更容易得到稳定的芯片身份信息；另一方面，芯片的身份信息保存在电容矩阵中，第一电极矩阵设置在芯片封装内，不仅增加了拆解难度，拆解后也不容易通过电连接的方式读取芯片的身份信息，而且通过物理或者化学破解方式也可能导致芯片的身份信息改变或丢失，很大程度上降低了被电学方式破解的可能性。
本申请实施例提供一种基于芯片的PUF结构，本实施例中，第一电极矩阵和第二电极矩阵均设置在芯片封装内，其中，第一电极矩阵和第二电极矩阵可以设置在芯片封装内不同部件上，与上述实施例不同的是，本实施例中，第一电极矩阵设置在基底上，第二电极矩阵设置在另一个基底上。请参考图11，图11为本申请实施例的第一电极矩阵设置在基底上，第二电极矩阵设置在另一个基底上的结构图。如图11所示，第一电极矩阵211设置在基底210上，第二电极矩阵201设置在基底200上，具体地，第一电极矩阵211设置在基底210外部的下表面，第二电极矩阵201设置在基底200外部的上表面，但本领域的技术人员应当明了的是，将第一电极矩阵211和第二电极矩阵201分别设置在基底210外部的下表面和基底200外部的上表面仅为示例性说明，本领域的技术人员在不付出创造性劳动的前提下可以根据上述实施例得到第一电极矩阵与第二电极矩阵分别在一个基底和另一个基底上的其他设置位置，例如，可以将第一电极矩阵设置在基底内部的上表面或下表面，或者将第一电极矩阵设置在基底外部的上表面，将第二电极矩阵设置在另一个基底内部或者外部的上表面或下表面。
可选的，本实施例中，该结构还包括填充物，请参考图11，填充物108设置在第一电极矩阵211和第二电极矩阵201之间，即设置在基底200和基底210之间，填充物为包括但不限于树脂或橡胶等不善于传导电流的绝缘材料，另外，本实施例对填充物的物理状态不限制，可以是固体、气体或者液体等，并且，可以在绝缘材料中设置介电颗粒，对介电颗粒的介电常数不做限制。
基于上述实施例公开的内容，本实施例中，第二电极矩阵201中的电极连接固定电平，在一个实施例中，第二电极矩阵中的电极可以连接同一固定电平，这样就可以直接测试得到电容矩阵，而不需要排除电平不同带来的影响。
基于上述实施例公开的内容，本实施例中，第一电极矩阵211中的电极与芯片内部电路连接，用于电容矩阵的读取。由于第一电极矩阵设置在基底上，所以第一电极矩阵中的电极需要与芯片上的电极连接，然后通过芯片上的电极与芯片内部电路连接。请参考图11，第一电极矩阵211在基底210上，第一电极矩阵211需要与芯片100上的电极401连接，芯片100上的电极401与芯片内部电路连接。其中，第一电极矩阵211与基底210上的电极212连接，电极212与芯片100上的电极401连接，图11中，109指的是基底210的电极212与芯片100上的电极401之间的电连接，需要说明的是，基底210的电极212与芯片100上的电极401之间的连接方式包括但不限于锡球或者金属键合等方式。另外，在基底210与芯片100之间设置填充物108，填充物为包括但不限于树脂或橡胶等不善于传导电流的绝缘材料，另外，本实施例对填充物的物理状态不限制，可以是固体、气体或者液体等，并且，可以在绝缘材料中设置介电颗粒，对介电颗粒的介电常数不做限制。
可选的，如果第一电极矩阵中的电极不能直接与芯片上的电极连接，则可以通过其他基底上的电极来连接芯片上的电极，以达到与芯片内部电路连接的目的。其具体实现方式为：第一电极矩阵中的电极与其他基底上的电极连接，其他基底上的电极与芯片上的电极连接，芯片上的电极与芯片内部电路连接。在前面的实施例中已经说明过此种情况的连接方法，此处不再赘述。
本申请实施例提供了一种基于芯片的PUF结构，通过设置第一电极矩阵和第二电极矩阵，其中，第一电极矩阵设置在芯片封装内，同时，第一电极矩阵和第二电极矩阵之间形成交叠区，从而得到对应的电容矩阵。一方面，电容矩阵中每个电容值受环境影响的趋势相同，因此电容矩阵的数据处理更为简单，更容易得到稳定的芯片身份信息；另一方面，芯片的身份信息保存在电容矩阵中，第一电极矩阵设置在芯片封装内，不仅增加了拆解难度，拆解后也不容易通过电连接的方式读取芯片的身份信息，而且通过物理或者化学破解方式也可能导致芯片的身份信息改变或丢失，很大程度上降低了被电学方式破解的可能性。
本申请实施例提供一种基于芯片的PUF结构，与上述实施例不同的是，本实施例中，第一电极矩阵设置在芯片封装内，第二电极矩阵设置在电路板上，芯片封装与电路板连接以组成模组或模组的一部分。其中，第一电极矩阵设置在基底上，第二电极矩阵设置在电路板上。参考图12，图12为本申请实施例的第一电极矩阵设置在基底上，第二电极矩阵设置在电路板上的结构图。如图12所示，第一电极矩阵201设置在基底210外部的下表面，第二电极矩阵301设置在电路板300外部的上表面，本领域的技术人员应当明了的是，将第一电极矩阵201和第二电极矩阵301分别设置在基底210外部的下表面和电路板300外部的上表面仅为示例性说明，本领域的技术人员在不付出创造性劳动的前提下可以根据上述实施例得到第一电极矩阵与第二电极矩阵分别在基底和电路板上的其他设置位置，例如，可以将第一电极矩阵设置在基底内部的上表面或下表面，或者将第一电极矩阵设置在基底外部的上表面，将第二电极矩阵设置在电路板内部或者电路板外部的上表面或下表面。需要说明的是，电路板包括PCB(印刷电路板Printed Circuit Board)与FPC(柔性电路板FlexiblePrinted Circuit)。
可选的，本实施例中，该结构还包括填充物，填充物设置在第一电极矩阵和第二电极矩阵之间，请参考图12，填充物108设置在第一电极矩阵201和第二电极矩阵301之间，即基底210与电路板300之间，填充物为包括但不限于树脂或橡胶等不善于传导电流的绝缘材料，另外，本实施例对填充物的物理状态不限制，可以是固体、气体或者液体等，并且，可以在绝缘材料中设置介电颗粒，对介电颗粒的介电常数不做限制。
基于上述实施例公开的内容，本实施例中，第二电极矩阵301中的电极连接固定电平，在一个实施例中，第二电极矩阵中的电极可以连接同一固定电平，这样就可以直接测试得到电容矩阵，而不需要排除电平不同带来的影响。
基于上述实施例公开的内容，本实施例中，第一电极矩阵中的电极与芯片内部电路连接，用于电容矩阵的读取。由于第一电极矩阵设置在基底上，所以第一电极矩阵中的电极需要与芯片上的电极连接，然后通过芯片上的电极与芯片内部电路连接。第一电极矩阵201在基底210上，第一电极矩阵201需要与芯片100上的电极401连接，芯片100上的电极401与芯片内部电路连接。其中，第一电极矩阵201与基底210的电极202连接，基底210的电极202与芯片100上的电极401连接，图12中，109指的是基底210的电极202与芯片100的电极401之间的电连接，需要说明的是基底210的电极202与芯片100上的电极401之间的连接方式包括但不限于锡球或者金属键合等方式。另外，在基底210与芯片100之间设置填充物108，填充物为包括但不限于树脂或橡胶等不善于传导电流的绝缘材料，另外，本实施例对填充物的物理状态不限制，可以是固体、气体或者液体等，并且，可以在绝缘材料中设置介电颗粒，对介电颗粒的介电常数不做限制。
可选的，如果第一电极矩阵中的电极不能直接与芯片上的电极连接，则可以通过其他基底上的电极来连接芯片上的电极，以达到与芯片内部电路连接的目的。其具体实现方式为：第一电极矩阵中的电极与其他基底上的电极连接，其他基底上的电极与芯片上的电极连接，芯片上的电极与芯片内部电路连接。在前面的实施例中已经说明过此种情况的连接方法，此处不再赘述。
本申请实施例提供了一种基于芯片的PUF结构，通过设置第一电极矩阵和第二电极矩阵，其中，第一电极矩阵设置在芯片封装内，同时，第一电极矩阵和第二电极矩阵之间形成交叠区，从而得到对应的电容矩阵。一方面，电容矩阵中每个电容值受环境影响的趋势相同，因此电容矩阵的数据处理更为简单，更容易得到稳定的芯片身份信息；另一方面，芯片的身份信息保存在电容矩阵中，第一电极矩阵设置在芯片封装内，不仅增加了拆解难度，拆解后也不容易通过电连接的方式读取芯片的身份信息，而且通过物理或者化学破解方式也可能导致芯片的身份信息改变或丢失，很大程度上降低了被电学方式破解的可能性。
本申请实施例提供一种基于芯片的PUF结构，本实施例中，第一电极矩阵设置在芯片封装内，第二电极矩阵设置在电路板上，与上一个实施例不同的是，芯片直接焊接在电路板上，第一电极矩阵可以设置在芯片上，第二电极矩阵可以设置在电路板上。可选的，第一电极矩阵设置在芯片下表面，第二电极矩阵设置在电路板上表面。请参考图13，图13为本申请实施例的第一电极矩阵设置在芯片上，第二电极矩阵设置在电路板上的结构图。如图13所示，第一电极矩阵101设置在芯片100的下表面，第二电极矩阵301设置在电路板300的上表面。这种电极矩阵的位置设置方法在很大程度上增加了拆解难度，并且即使通过物理或者化学破解方式也会导致电容矩阵的电容值发生变化，因此造成芯片的身份信息改变或丢失，几乎不可能被电学方式破解。本领域的技术人员应当明了的是，将第一电极矩阵101和第二电极矩阵301分别设置在芯片100外部的下表面和电路板300外部的上表面仅为示例性说明，本领域的技术人员在不付出创造性劳动的前提下可以根据上述实施例得到第一电极矩阵与第二电极矩阵分别在芯片和电路板上的其他设置位置，例如，可以将第一电极矩阵设置在芯片内部的上表面或下表面，或者将第一电极矩阵设置在芯片外部的上表面，将第二电极矩阵设置在电路板内部或者电路板外部的上表面或下表面。
可选的，本实施例中，该结构还包括填充物，填充物设置在第一电极矩阵和第二电极矩阵之间，请参考图13，填充物107设置在第一电极矩阵101和第二电极矩阵301之间，即电路板300与芯片100之间，填充物为包括但不限于树脂或橡胶等不善于传导电流的绝缘材料，另外，本实施例对填充物的物理状态不限制，可以是固体、气体或者液体等，并且，可以在绝缘材料中设置介电颗粒，对介电颗粒的介电常数不做限制。
基于上述实施例公开的内容，本实施例中，第二电极矩阵301中的电极连接固定电平，第一电极矩阵101中的电极与芯片内部电路连接，用于电容矩阵的读取。在一个实施例中，第二电极矩阵中的电极可以连接同一固定电平，这样就可以直接测试得到电容矩阵，而不需要排除电平不同带来的影响。
本申请实施例提供了一种基于芯片的PUF结构，通过设置第一电极矩阵和第二电极矩阵，其中，第一电极矩阵设置在芯片封装内，同时，第一电极矩阵和第二电极矩阵之间形成交叠区，从而得到对应的电容矩阵。一方面，电容矩阵中每个电容值受环境影响的趋势相同，因此电容矩阵的数据处理更为简单，更容易得到稳定的芯片身份信息；另一方面，芯片的身份信息保存在电容矩阵中，第一电极矩阵设置在芯片封装内，不仅增加了拆解难度，拆解后也不容易通过电连接的方式读取芯片的身份信息，而且通过物理或者化学破解方式也可能导致芯片的身份信息改变或丢失，很大程度上降低了被电学方式破解的可能性。
本实施例还提供一种基于芯片的PUF方法，用于前述实施例中提出的一种基于芯片的PUF结构，请参考图14，图14为本申请实施例的一种基于芯片的PUF方法的流程图，该方法包括以下步骤：
001：检测第一电极矩阵与第二电极矩阵之间形成的电容矩阵；
002：由电容矩阵得到芯片的身份信息矩阵。
在步骤001中，芯片检测到电容矩阵的电容值可以不存储在芯片中，芯片可以根据需要对电极矩阵进行电容检测。芯片检测到电容矩阵之后，该芯片可以将电容矩阵传递给其他需要的部件。在步骤002中，由电容矩阵得到芯片的身份信息矩阵这个步骤可以由芯片执行，也可以由其他部件执行。其中，可以将检测到的电容矩阵直接作为芯片的身份信息矩阵，也可以对电容矩阵进行数据处理后得到芯片的身份信息矩阵，本实施例对此不做限制。
可选的，由电容矩阵得到芯片的身份信息矩阵包括以下步骤：
010：计算电容矩阵中的电容值的平均值；
020：计算电容矩阵与平均值的差值得到芯片的身份信息矩阵。
第一电极矩阵与第二电极矩阵之间形成的电容矩阵的电容值容易受到环境的影响，由于电容值受到环境影响的趋势一般相同，因此电容矩阵的数据处理比较简单。可以选择用电容矩阵中每个电容值的相对值作为芯片的身份信息矩阵。但本领域的技术人员应当明了的是，用电容矩阵中每个电容值的相对值作为芯片的身份信息矩阵仅为示例性说明，在实际使用中，本领域的技术人员可以参照本申请实施例的方案，选择其他的电容矩阵的处理方式得到芯片的身份信息矩阵。本实施例中，可以先求出电容矩阵所有电容值的平均值，然后用电容矩阵的所有电容值减去该平均值得到一个相对值的矩阵，该相对值的矩阵可以作为芯片的身份信息矩阵。
本申请实施例提供了一种基于芯片的PUF方法，该方法应用于该基于芯片的PUF结构，通过设置第一电极矩阵和第二电极矩阵，其中，第一电极矩阵设置在芯片封装内，同时，第一电极矩阵和第二电极矩阵之间形成交叠区，从而得到对应的电容矩阵。一方面，电容矩阵中每个电容值受环境影响的趋势相同，因此电容矩阵的数据处理更为简单，更容易得到稳定的芯片身份信息；另一方面，芯片的身份信息保存在电容矩阵中，第一电极矩阵设置在芯片封装内，不仅增加了拆解难度，拆解后也不容易通过电连接的方式读取芯片的身份信息，而且通过物理或者化学破解方式也可能导致芯片的身份信息改变或丢失，很大程度上降低了被电学方式破解的可能性。
应注意，本申请上述方法实施例可以应用于处理器中，或者由处理器实现。处理器可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法实施例的各步骤可以通过处理器中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器可以是通用处理器、数字信号处理器(digital signal processor，DSP)、专用集成电路(application specific integrated circuit，ASIC)、现成可编程门阵列(fieldprogrammable gate array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本申请实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器，处理器读取存储器中的信息，结合其硬件完成上述方法的步骤。
可以理解，本申请实施例中的存储器可以是易失性存储器或非易失性存储器，或可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(read-only memory，ROM)、可编程只读存储器(programmable rom，PROM)、可擦除可编程只读存储器(erasable PROM，EPROM)、电可擦除可编程只读存储器(electrically EPROM，EEPROM)或闪存。易失性存储器可以是随机存取存储器(random access memory，RAM)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器(static RAM，SRAM)、动态随机存取存储器(dynamic RAM，DRAM)、同步动态随机存取存储器(synchronous DRAM，SDRAM)、双倍数据速率同步动态随机存取存储器(double data rateSDRAM，DDR SDRAM)、增强型同步动态随机存取存储器(enhanced SDRAM，ESDRAM)、同步连接动态随机存取存储器(synchlink DRAM，SLDRAM)和直接内存总线随机存取存储器(directrambus RAM，DR RAM)。应注意，本文描述的系统和方法的存储器旨在包括但不限于这些和任意其它适合类型的存储器。
应理解，在本申请实施例中，“与A相应的B”表示B与A相关联，根据A可以确定B。但还应理解，根据A确定B并不意味着仅仅根据A确定B，还可以根据A和/或其它信息确定B。
另外，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(read-only memory，ROM)、随机存取存储器(random access memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (21)
1.一种基于芯片的PUF结构，其特征在于，包括第一电极矩阵、第二电极矩阵以及填充物，所述第一电极矩阵和所述第二电极矩阵之间形成电容矩阵以实现芯片的物理不可克隆；
所述第一电极矩阵设置在所述芯片封装内；
所述第一电极矩阵和所述第二电极矩阵之间形成交叠区从而得到对应的所述电容矩阵；所述填充物设置在所述第一电极矩阵和所述第二电极矩阵之间；
所述填充物为绝缘材料；
所述第一电极矩阵中的电极与所述芯片内部电路连接；
所述第二电极矩阵中的电极连接固定电平；
所述电容矩阵的电容值用以生成所述芯片的身份信息矩阵。
2.根据权利要求1所述的基于芯片的PUF结构，其特征在于，所述第二电极矩阵中的电极连接固定电平包括：
所述第二电极矩阵中的电极连接同一个固定电平。
3.根据权利要求1或2所述的基于芯片的PUF结构，其特征在于，所述芯片内部电路包括电容检测电路，所述电容检测电路用于检测所述电容矩阵的电容值。
4.根据权利要求3所述的基于芯片的PUF结构，其特征在于，所述第一电极矩阵中的电极与所述芯片内部电路连接包括：所述第一电极矩阵中的电极与所述电容检测电路连接。
5.根据权利要求3所述的基于芯片的PUF结构，其特征在于，所述电容检测电路包括多路复用器。
6.根据权利要求1或2所述的基于芯片的PUF结构，其特征在于，所述第二电极矩阵设置在所述芯片封装内。
7.根据权利要求6所述的基于芯片的PUF结构，其特征在于，所述第一电极矩阵和所述第二电极矩阵设置在所述芯片封装内同一部件上。
8.根据权利要求7所述的基于芯片的PUF结构，其特征在于，所述第一电极矩阵和所述第二电极矩阵设置在所述芯片封装内同一部件上包括：
所述第一电极矩阵和所述第二电极矩阵设置在同一个芯片上；或者
所述第一电极矩阵和所述第二电极矩阵设置在同一个基底上。
9.根据权利要求6所述的基于芯片的PUF结构，其特征在于，所述第一电极矩阵和所述第二电极矩阵设置在所述芯片封装内不同部件上。
10.根据权利要求9所述的基于芯片的PUF结构，其特征在于，所述第一电极矩阵和所述第二电极矩阵设置在所述芯片封装内不同部件上包括：
所述第一电极矩阵设置在第一芯片上，所述第二电极矩阵设置在第二芯片上。
11.根据权利要求10所述的基于芯片的PUF结构，其特征在于，所述第一电极矩阵设置在第一芯片上，所述第二电极矩阵设置在第二芯片上包括：
所述第一电极矩阵和所述第二电极矩阵分别设置在所述第一芯片和第二芯片相邻的两个表面上。
12.根据权利要求9所述的基于芯片的PUF结构，其特征在于，所述第一电极矩阵和所述第二电极矩阵设置在所述芯片封装内不同部件上包括：
所述第一电极矩阵设置在芯片上，所述第二电极矩阵设置在基底上。
13.根据权利要求12所述的基于芯片的PUF结构，其特征在于，所述第一电极矩阵设置在芯片上，所述第二电极矩阵设置在基底上包括：
所述第一电极矩阵设置在所述芯片的下表面；
所述第二电极矩阵设置在所述基底的上表面。
14.根据权利要求9所述的基于芯片的PUF结构，其特征在于，所述第一电极矩阵和所述第二电极矩阵设置在所述芯片封装内不同部件上包括：
所述第一电极矩阵设置在基底上，所述第二电极矩阵设置在另一个基底上。
15.根据权利要求1或2所述的基于芯片的PUF结构，其特征在于，所述第二电极矩阵设置在电路板上，所述电路板和所述芯片封装连接。
16.根据权利要求15所述的基于芯片的PUF结构，其特征在于，所述第一电极矩阵设置在基底上。
17.根据权利要求15所述的基于芯片的PUF结构，其特征在于，所述第一电极矩阵设置在芯片上。
18.根据权利要求17所述的基于芯片的PUF结构，其特征在于，所述第一电极矩阵设置在所述芯片下表面；
所述第二电极矩阵设置在所述电路板上表面。
19.根据权利要求1或2所述的基于芯片的PUF结构，其特征在于，在所述绝缘材料中设置介电颗粒。
20.一种基于芯片的PUF方法，应用于权利要求1至19中任一项所述的基于芯片的PUF结构，其特征在于，包括：
检测所述第一电极矩阵与所述第二电极矩阵之间形成的所述电容矩阵；
由所述电容矩阵得到芯片的身份信息矩阵。
21.根据权利要求20所述的基于芯片的PUF方法，其特征在于，所述由所述电容矩阵得到所述芯片的身份信息矩阵包括：
计算所述电容矩阵中的所述电容值的平均值；
计算所述电容矩阵与所述平均值的差值得到所述芯片的身份信息矩阵。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2018/115683 WO2020097861A1 (zh) | 2018-11-15 | 2018-11-15 | 一种基于芯片的puf结构与方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111436210A CN111436210A (zh) | 2020-07-21 |
| CN111436210B true CN111436210B (zh) | 2023-09-22 |
Family
ID=70730375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201880002418.2A Active CN111436210B (zh) | 2018-11-15 | 2018-11-15 | 一种基于芯片的puf结构与方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN111436210B (zh) |
| WO (1) | WO2020097861A1 (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104052604A (zh) * | 2014-05-23 | 2014-09-17 | 戴葵 | 一种新型的防破解puf结构 |
| CN107292200A (zh) * | 2017-05-02 | 2017-10-24 | 湖北工业大学 | 基于开关电容的强puf电路结构 |
| US10056905B1 (en) * | 2017-07-28 | 2018-08-21 | Bae Systems Information And Electronic Systems Integration Inc. | Nanomaterial-based physically unclonable function device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2337263B1 (en) * | 2009-12-17 | 2020-02-12 | Nxp B.V. | Token comprising improved physical unclonable function |
| US9331012B2 (en) * | 2012-03-08 | 2016-05-03 | International Business Machines Corporation | Method for fabricating a physical unclonable interconnect function array |
| US10026648B2 (en) * | 2016-03-08 | 2018-07-17 | International Business Machines Corporation | FDSOI with on-chip physically unclonable function |
| CN108229224B (zh) * | 2016-12-22 | 2020-03-10 | 中芯国际集成电路制造(上海)有限公司 | 一种物理不可克隆芯片及其制造方法 |
-
2018
- 2018-11-15 WO PCT/CN2018/115683 patent/WO2020097861A1/zh active Application Filing
- 2018-11-15 CN CN201880002418.2A patent/CN111436210B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104052604A (zh) * | 2014-05-23 | 2014-09-17 | 戴葵 | 一种新型的防破解puf结构 |
| CN107292200A (zh) * | 2017-05-02 | 2017-10-24 | 湖北工业大学 | 基于开关电容的强puf电路结构 |
| US10056905B1 (en) * | 2017-07-28 | 2018-08-21 | Bae Systems Information And Electronic Systems Integration Inc. | Nanomaterial-based physically unclonable function device |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2020097861A1 (zh) | 2020-05-22 |
| CN111436210A (zh) | 2020-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6750059B2 (ja) | 改良された感知素子を備えた容量指紋センサ | |
| CN106446759B (zh) | 利用自动基线跟踪的手指检测 | |
| US8692776B2 (en) | Correction of parasitic capacitance effect in touch sensor panels | |
| US8138768B2 (en) | Sensing circuit for devices with protective coating | |
| US7873853B2 (en) | Data storage apparatus, power control, method, and communication apparatus | |
| US9430103B2 (en) | Method and device for sensing control point on capacitive-type panel | |
| Immler et al. | B-TREPID: Batteryless tamper-resistant envelope with a PUF and integrity detection | |
| US7884625B2 (en) | Capacitance structures for defeating microchip tampering | |
| WO2017161501A1 (zh) | 指纹图像的校正方法、装置和终端 | |
| US20080028168A1 (en) | Data storage apparatus, data protection method, and communication apparatus | |
| US20150082890A1 (en) | Biometric sensors for personal devices | |
| KR20160128911A (ko) | 유니크 암호 키 및 상응하는 헬퍼 데이터를 생성하는 방법 | |
| Immler et al. | Secure physical enclosures from covers with tamper-resistance | |
| US20160183373A1 (en) | High density ac coupling/dc blocking pin-field array | |
| US20180173366A1 (en) | Apparatus and method for capacitance calibration, and touch display screen | |
| US20130057337A1 (en) | Noise cancellation apparatus and method for canceling noise | |
| CN111436210B (zh) | 一种基于芯片的puf结构与方法 | |
| JP2017027541A (ja) | 半導体装置及び電子機器 | |
| EP4047587A1 (en) | Chip device and method for a randomized logic encryption | |
| CN101366048B (zh) | 用于存储和读取信息的系统及方法 | |
| KR20170071248A (ko) | 지문 감지 장치 및 그 제조 방법 | |
| US10203805B2 (en) | Touch detection method of a touch detection device for obtaining a calibrated variation for determining whether a touch event has been triggered | |
| CN111404536A (zh) | 触摸装置的电容检测电路、触摸装置和电子设备 | |
| JP2008211708A (ja) | 信号ライン監視回路、保護方法およびそれらを用いた電子機器 | |
| JP2016173683A (ja) | 電子機器、電子機器の入力検出方法、及び制御プログラム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20240911 Address after: 241000 No.36 weier'er Road, Wanchun street, Wuhu Economic and Technological Development Zone, Anhui Province Patentee after: Wuhu Zhongpu Intelligent Equipment Co.,Ltd. Country or region after: China Address before: 13 / F, block B, Tengfei Industrial Building, Futian Free Trade Zone, Shenzhen, Guangdong 518045 Patentee before: SHENZHEN GOODIX TECHNOLOGY Co.,Ltd. Country or region before: China |
|
| TR01 | Transfer of patent right |