CN111405208A - 内线帧转移ccd - Google Patents

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Abstract

本发明公开了一种内线帧转移CCD，包括像元阵列、垂直转移栅、水平CCD结构和读出放大器，在所述像元阵列和垂直转移栅之间还设有存储单元阵列，所述像元阵列的像元中设有像元光敏区和像元垂直转移区，在所述像元光敏区和像元垂直转移区之间设有像元转移栅和像元转移栅下势垒。本发明提出了一种新的CCD结构，设置所述像元转移栅和像元转移栅下势垒实现像元光敏区中的光积分过程和光电荷转移过程的隔离，可在光敏区中设置像元倍增结构；设置存储单元阵列实现光电荷转移过程和信号读出过程的隔离，可在水平移位寄存器末端设置倍增移位寄存器，从而便于实现前级像元电荷倍增和后级移位寄存器倍增的双倍增功能。

Description

内线帧转移CCD
技术领域
本发明涉及微光成像领域，特别涉及一种内线帧转移CCD。
背景技术
传统电荷耦合器件(Charge Couple Device,简称CCD)一般分为线阵类型CCD(Linear CCD)、全帧转移类型(Full Frame Transfer CCD)、帧转移类型(Frame TransferCCD)、内线转移类型(Interline Transfer CCD)、时间延迟积分型(Time DelayIntegration CCD)、电子倍增型(Electron Multiplying CCD)等几种类型的CCD，每种类型CCD有自己的性能特点和光谱探测优势，应用于不同场景和领域。为提高CCD的探测灵敏度，实现微光甚至单光子探测，需要实现倍增功能，传统的内线转移CCD没有倍增功能和存储阵列，而帧转移CCD由于快态转移时信号是边转移边积分，很难实现光积分过程和转移过程的隔离，无法实现像元和移位寄存器的双倍增，因此需要一种能够方便实现像元和移位寄存器的双倍增功能的CCD结构。
发明内容
本发明要解决的技术问题是提供了一种容易实现倍增功能的内线帧转移CCD(Interline Frame Transfer CCD，简称IFT CCD)。
本发明的技术方案如下：
一种内线帧转移CCD，包括像元阵列、垂直转移栅、水平CCD结构和读出放大器，在所述像元阵列和垂直转移栅之间还设有存储单元阵列，所述像元阵列的像元中设有像元光敏区,所述像元光敏区的一侧设有像元垂直转移区，在所述像元光敏区和像元垂直转移区之间设有像元转移栅和像元转移栅下势垒，所述像元转移栅和像元转移栅下势垒用于像元光敏区中光积分过程和光电荷转移过程的隔离。
进一步的，所述像元转移栅连接像元转移控制时序，所述像元转移控制时序用于通过像元转移栅控制像元转移栅下势垒处于开启或关闭状态。
进一步的，所述像元阵列包括像元衬底，所述像元衬底上设有多个像元，每个所述像元的像元光敏区和像元垂直转移区均设置在像元衬底上，在所述像元光敏区和像元垂直转移区的上端设有像元光敏区表面介质层，在所述像元垂直转移区的正上方设有履盖在像元光敏区表面介质层上的像元垂直CCD转移栅，所述像元垂直CCD转移栅连接像元快态转移时序；
所述像元垂直CCD转移栅包括至少两个驱动相，所述像元转移栅设置在像元垂直CCD转移栅的一个驱动相临近像元光敏区的一端，且所述像元垂直CCD转移栅的对应驱动相的一端交叠设置在像元转移栅上；在所述像元垂直转移区中对应像元垂直CCD转移栅每一相的一端分别设有像元垂直CCD转移栅下势垒，所述像元垂直CCD转移栅下势垒将像元垂直转移区分隔成多个像元垂直转移沟道；在所述像元光敏区的外沿设有一圈像元沟阻，所述像元沟阻中对应像元转移栅下方的位置处设有像元转移栅下势垒，所述像元转移栅下势垒的一端连接像元光敏区，另一端连接像元垂直转移沟道。
进一步的，所述像元垂直CCD转移栅包括像元垂直CCD转移栅V1相和像元垂直CCD转移栅V2相两个驱动相，在所述像元垂直CCD转移栅V2相临近像元光敏区的一端设有像元转移栅，所述像元垂直CCD转移栅V2相的对应端交叠设置在像元转移栅上。
进一步的，所述像元光敏区内部设有像元倍增结构，所述像元倍增结构能够实现光电荷在像元光敏区的信号倍增功能。
进一步的，所述存储单元阵列包括存储单元衬底，所述存储单元衬底上设有多个存储单元，每个所述存储单元均包括设在存储单元衬底上的存储单元光敏区，所述存储单元光敏区的两侧设有存储单元沟阻，在所述存储单元光敏区的上端履盖有存储单元光敏区表面介质层，在所述存储单元光敏区表面介质层上端履盖有存储单元垂直CCD转移栅，所述存储单元垂直CCD转移栅连接存储单元快态转移时序，在所述存储单元垂直CCD转移栅的上端履盖有遮光层；所述存储单元垂直CCD转移栅包括至少两个驱动相，在所述存储单元光敏区中对应存储单元垂直CCD转移栅每一驱动相的一端分别设有存储单元垂直CCD转移栅下势垒，所述存储单元垂直CCD转移栅下势垒将存储单元光敏区分隔成多个存储单元垂直转移沟道。
进一步的，所述存储单元快态转移时序与像元快态转移时序相互独立，当像元阵列的光电荷在像元快态转移时序的控制下通过像元垂直转移沟道快速转移到存储单元阵列后，存储单元阵列中各存储单元在存储单元快态转移时序的控制下通过存储单元垂直转移沟道将光电荷快速转移至各存储单元。
进一步的，所述水平CCD结构包括与垂直转移栅连接的水平移位寄存器，所述水平移位寄存器的末端连接有水平输出栅，所述水平输出栅通过输出节点与读出放大器连接。
进一步的，在所述水平移位寄存器与水平输出栅之间设有倍增移位寄存器，所述倍增移位寄存器的两端分别通过过扫位与水平移位寄存器和水平输出栅连接。
有益效果：本发明提出了一种新的CCD结构，设置有像元转移栅、像元转移栅下势垒和存储单元阵列，像元转移栅和像元转移栅下势垒将像元光敏区和像元垂直转移区隔离，从而将像元光敏区中的光积分过程和光电荷转移过程隔离，便于在像元光敏区中设置像元倍增结构，实现像元的电荷倍增功能；存储单元阵列将光敏区和水平读出隔离，实现了光电荷转移过程和信号读出过程的隔离，便于在水平移位寄存器末端设置倍增移位寄存器，实现后级的移位寄存器电荷倍增功能，从而便于实现前级像元电荷倍增和后级移位寄存器倍增的双倍增功能。
附图说明
图1为本发明的结构示意图；
图2为像元阵列的结构示意图；
图3为图2中X方向的剖面示意图；
图4为图2中Y方向的剖面示意图；
图5为存储单元阵列的结构示意图；
图6为图5中X方向的剖面示意图；
图7为图5中Y方向的剖面示意图。
图中，1.像元阵列，2.存储单元阵列，3.暗参考行，4.暗参考列，5.垂直转移栅，7.读出放大器，10.像元衬底，11.像元光敏区，12像元沟阻，13.像元转移栅，14.像元垂直CCD转移栅V1相，15.像元垂直CCD转移栅V2相，16.像元光敏区表面介质层，17.像元转移栅下势垒，18.像元垂直CCD转移栅下势垒，19.像元垂直转移沟道，20.像元倍增结构，21.存储单元光敏区，22.存储单元沟阻，23.遮光层，24.存储单元垂直转移栅VS1相，25.存储单元垂直转移栅VS2相，26.存储单元光敏区表面介质层，27.存储单元垂直CCD转移栅下势垒，28.存储单元垂直转移沟道，29.存储单元衬底，61.水平移位寄存器，62.过扫位，63.倍增移位寄存器，64.输出节点，65.水平输出栅。
具体实施方式
为了使本技术领域的人员更好地理解本发明实施例中的技术方案，并使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明实施例中技术方案作进一步详细的说明。
在本发明的描述中，除非另有规定和限定，需要说明的是，术语“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
如图1所示，本发明的实施例提供了一种内线帧转移CCD，包括像元阵列1、垂直转移栅5、水平CCD结构和读出放大器7，所述像元阵列1的外沿设有暗参考行3和暗参考列4，在所述像元阵列1和垂直转移栅5之间还设有存储单元阵列2。
如图2、图3和图4所示，以四个相邻的像元为例对像元阵列1的结构进行说明，当然，所述像元阵列1还可以包含更多的像元。所述像元阵列1包括像元衬底10，所述像元衬底10上设有多个像元，每个所述像元均包括设在像元衬底10上的像元光敏区11和设置在像元光敏区11一侧的像元垂直转移区，在所述像元光敏区11和像元垂直转移区的上端设有像元光敏区表面介质层16，在所述像元垂直转移区的正上方设有履盖在像元光敏区表面介质层16上的像元垂直CCD转移栅，所述像元垂直CCD转移栅连接像元快态转移时序。
所述像元垂直CCD转移栅包括至少两个驱动相，下面以包括像元垂直CCD转移栅V1相14和像元垂直CCD转移栅V2相15两个驱动相为例进行说明，所述像元垂直CCD转移栅V1相14或像元垂直CCD转移栅V2相15临近像元光敏区11的一端设置有像元转移栅13，下面以像元转移栅13设置在像元垂直CCD转移栅V2相15临近像元光敏区11的一端为例进行说明，所述像元垂直CCD转移栅V2相15的对应端交叠设置在像元转移栅13上，交叠长度的典型值大于1μm；在所述像元垂直转移区中对应像元垂直CCD转移栅V1相14的一端和像元垂直CCD转移栅V2相15的一端分别设有像元垂直CCD转移栅下势垒18，所述像元垂直CCD转移栅下势垒18将像元垂直转移区分隔成两个像元垂直转移沟道19；在所述像元光敏区11的外沿设有一圈像元沟阻12，所述像元沟阻12中对应像元转移栅13下方的位置处设有像元转移栅下势垒17，所述像元转移栅下势垒17的一端连接像元光敏区11，另一端连接像元垂直CCD转移栅V2相15下方的像元垂直转移沟道19；所述像元转移栅13连接像元转移控制时序，所述像元转移控制时序用于通过像元转移栅13控制像元转移栅下势垒处于开启或关闭状态。
当然，像元垂直CCD转移栅还可以包括V3相、V4相以及更多驱动相，并在像元垂直转移区中相应设置更多的像元垂直CCD转移栅下势垒18，从而将像元垂直转移区分隔成多个像元垂直转移沟道19。
由于像元转移栅下势垒17阻挡在像元光敏区11和垂直转移沟道19之间，实现了像元光敏区11中光积分过程和光电荷转移过程的隔离，为实现像元倍增功能，可在像元光敏区11内部设置像元倍增结构20，通过像元倍增结构20使光电荷在像元光敏区11中进行信号倍增。
如图5、图6和图7所示，以四个相邻的存储单元的结构为例对存储单元阵列2的结构进行说明，当然，所述存储单元阵列2还可以包含更多的存储单元。所述存储单元阵列2包括存储单元衬底29，所述存储单元衬底29上设有多个存储单元，每个所述存储单元均包括设在存储单元衬底29上的存储单元光敏区21，所述存储单元光敏区21的两侧设有存储单元沟阻22，在所述存储单元光敏区21的上端履盖有存储单元光敏区表面介质层26，在所述存储单元光敏区表面介质层26上端履盖有存储单元垂直CCD转移栅，所述存储单元垂直CCD转移栅连接存储单元快态转移时序，在所述存储单元垂直CCD转移栅的上端履盖有遮光层23；
所述存储单元垂直CCD转移栅包括至少两个驱动相，下面以包括存储单元垂直CCD转移栅VS1相24和存储单元垂直CCD转移栅VS2相25两个驱动相为例进行说明，在所述存储单元光敏区中对应存储单元垂直CCD转移栅VS1相24的一端和存储单元垂直CCD转移栅VS2相25的一端分别设有存储单元垂直CCD转移栅下势垒27，所述存储单元垂直CCD转移栅下势垒27将存储单元光敏区21分隔成两个存储单元垂直转移沟道28。当然，存储单元垂直CCD转移栅还可以包括VS3相、VS4相以及更多驱动相，并在存储单元垂直转移区中相应设置更多的存储单元垂直CCD转移栅下势垒27，从而将存储单元垂直转移区分隔成多个存储单元垂直转移沟道28。
所述存储单元快态转移时序与像元快态转移时序相互独立，当像元阵列1的光电荷在像元快态转移时序的控制下通过像元垂直转移沟道19快速转移到存储单元阵列2后，存储单元阵列2中各存储单元在存储单元快态转移时序的控制下通过存储单元垂直转移沟道28将光电荷快速转移至各存储单元。
如图1所示，所述水平CCD结构包括与垂直转移栅5连接的水平移位寄存器61，所述水平移位寄存器61的末端连接有水平输出栅65，所述水平输出栅65通过输出节点64与读出放大器7连接。为实现倍增功能，还可以在所述水平移位寄存器61与水平输出栅65之间设置倍增移位寄存器63，所述倍增移位寄存器63的两端分别通过过扫位62与水平移位寄存器61和水平输出栅65连接。
本实施例的工作原理如下：
本实施例的工作过程分为光积分、光电荷转移、快态转移、垂直转移、水平转移、放大读出六个过程。
光积分：像元阵列1中各像元的像元光敏区11通过光电转换将接收的光信号转换为光电荷；在光积分阶段，像元转移控制时序通过像元转移栅13控制像元转移栅下势垒17处于关闭状态，对像元光敏区11存储的光电荷起阻挡作用，光电荷无法跨越像元转移栅下势垒17而暂时存储在像元光敏区11内部，如果像元光敏区11中设有像元倍增结构20，则像元倍增结构20能够使存储在像元光敏区11内部的光电荷进行倍增。
光电荷转移：当需要使光电荷转移时，像元转移控制时序通过像元转移栅13控制像元转移栅下势垒17处于开启状态，存储在像元光敏区11的光电荷迅速转移到像元垂直CCD转移栅V2相15下方的像元垂直转移沟道19中，实现光电荷的转移。
快态转移：光电荷转移到像元垂直转移沟道19后，在像元快态转移时序的驱动下，像元垂直CCD转移栅V1相14和像元垂直CCD转移栅V2相15依次使对应的像元垂直CCD转移栅下势垒18处于开启状态，使光电荷依次通过下方各像元的像元垂直转移沟道19快速转移至存储单元阵列2。
其中，像元快态转移时序对光电荷转移的控制过程如下：当光电荷转移至像元垂直CCD转移栅V2相15下方的像元垂直转移沟道19中时，像元快态转移时序在像元垂直CCD转移栅V2相15施加高电平，将光电荷吸引在像元垂直CCD转移栅V2相15下方的像元垂直转移沟道19中，同时，像元快态转移时序在下一像元的像元垂直CCD转移栅V1相14施加低电平，使下一像元的像元垂直CCD转移栅V1相14对应的像元垂直CCD转移栅下势垒18处于关闭状态，阻止光电荷转移；然后，像元快态转移时序在下一像元的像元垂直CCD转移栅V1相14施加高电平，其对应的像元垂直CCD转移栅下势垒18处于开启状态，使光电荷向下一像元的像元垂直CCD转移栅V1相14下方的像元垂直转移沟道19转移，之后，像元快态转移时序在像元垂直CCD转移栅V2相15施加低电平，使光电荷完全转移至下一像元的像元垂直CCD转移栅V1相14下方的像元垂直转移沟道19中，并使对应的像元垂直CCD转移栅下势垒18处于关闭状态，防止光电荷回流。之后重复上述控制过程，使光电荷依次向下转移至存储单元阵列2。
垂直转移：光电荷进入存储单元阵列2后存储单元阵列2中各存储单元在存储单元快态转移时序的驱动下，将光电荷快速转移至各存储单元，存储单元快态转移时序对光电荷转移的控制过程与像元快态转移时序对光电荷转移的控制过程相同，但是存储单元快态转移时序与像元快态转移时序相互独立，存储单元快态转移时序用于控制光电荷信号的承接和存储。之后，存储在储单元阵列2中的光电荷在存储单元垂直CCD转移栅VS1相24、存储单元垂直CCD转移栅VS2相25和垂直转移栅5的共同控制下逐行转移到水平移位寄存器61，垂直转移栅5起开关控制作用，其开启或关闭由垂直转移时钟驱动。
水平转移：水平移位寄存器61中的光电荷在水平输出栅65的控制下，逐位转移到输出节点64，如果水平移位寄存器61与水平输出栅65之间设有倍增移位寄存器63，则水平移位寄存器61输出的光电荷先经倍增移位寄存器63倍增，再逐位转移到输出节点64，水平输出栅65起开关控制作用，其开启或关闭由专用时钟驱动。
放大读出：光电荷经输出节点64进入读出放大器7，读出放大器7将光电荷转换为读出电压，从而实现光信号的读出。
本发明未描述部分与现有技术一致，在此不做赘述。
以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构，直接或间接运用在其他相关的技术领域，均同理在本发明的专利保护范围之内。

Claims (9)

1.一种内线帧转移CCD，包括像元阵列、垂直转移栅、水平CCD结构和读出放大器，其特征在于，在所述像元阵列和垂直转移栅之间设有存储单元阵列，所述像元阵列的像元中设有像元光敏区,所述像元光敏区的一侧设有像元垂直转移区，在所述像元光敏区和像元垂直转移区之间设有像元转移栅和像元转移栅下势垒，所述像元转移栅和像元转移栅下势垒用于像元中光敏区光积分过程和光电荷转移过程的隔离。
2.根据权利要求1所述的内线帧转移CCD，其特征在于，所述像元转移栅连接像元转移控制时序，所述像元转移控制时序用于通过像元转移栅控制像元转移栅下势垒处于开启或关闭状态。
3.根据权利要求1所述的内线帧转移CCD，其特征在于，所述像元阵列包括像元衬底，所述像元衬底上设有多个像元，每个所述像元的像元光敏区和像元垂直转移区均设置在像元衬底上，在所述像元光敏区和像元垂直转移区的上端设有像元光敏区表面介质层，在所述像元垂直转移区的正上方设有履盖在像元光敏区表面介质层上的像元垂直CCD转移栅，所述像元垂直CCD转移栅连接像元快态转移时序；
所述像元垂直CCD转移栅包括至少两个驱动相，所述像元转移栅设置在像元垂直CCD转移栅的一个驱动相临近像元光敏区的一端，且所述像元垂直CCD转移栅的对应驱动相的一端交叠设置在像元转移栅上；在所述像元垂直转移区中对应像元垂直CCD转移栅每一相的一端分别设有像元垂直CCD转移栅下势垒，所述像元垂直CCD转移栅下势垒将像元垂直转移区分隔成多个像元垂直转移沟道；在所述像元光敏区的外沿设有一圈像元沟阻，所述像元沟阻中对应像元转移栅下方的位置处设有像元转移栅下势垒，所述像元转移栅下势垒的一端连接像元光敏区，另一端连接像元垂直转移沟道。
4.根据权利要求3所述的内线帧转移CCD，其特征在于，所述像元垂直CCD转移栅包括像元垂直CCD转移栅V1相和像元垂直CCD转移栅V2相两个驱动相，在所述像元垂直CCD转移栅V2相临近像元光敏区的一端设有像元转移栅，所述像元垂直CCD转移栅V2相的对应端交叠设置在像元转移栅上。
5.根据权利要求3所述的内线帧转移CCD，其特征在于，所述像元光敏区内部设有像元倍增结构，所述像元倍增结构能够实现光电荷在像元光敏区的信号倍增功能。
6.根据权利要求3所述的内线帧转移CCD，其特征在于，所述存储单元阵列包括存储单元衬底，所述存储单元衬底上设有多个存储单元，每个所述存储单元均包括设在存储单元衬底上的存储单元光敏区，所述存储单元光敏区的两侧设有存储单元沟阻，在所述存储单元光敏区的上端履盖有存储单元光敏区表面介质层，在所述存储单元光敏区表面介质层上端履盖有存储单元垂直CCD转移栅，所述存储单元垂直CCD转移栅连接存储单元快态转移时序，在所述存储单元垂直CCD转移栅的上端履盖有遮光层；所述存储单元垂直CCD转移栅包括至少两个驱动相，在所述存储单元光敏区中对应存储单元垂直CCD转移栅每一驱动相的一端分别设有存储单元垂直CCD转移栅下势垒，所述存储单元垂直CCD转移栅下势垒将存储单元光敏区分隔成多个存储单元垂直转移沟道。
7.根据权利要求6所述的内线帧转移CCD，其特征在于，所述存储单元快态转移时序与像元快态转移时序相互独立，当像元阵列的光电荷在像元快态转移时序的控制下通过像元垂直转移沟道快速转移到存储单元阵列后，存储单元阵列中各存储单元在存储单元快态转移时序的控制下通过存储单元垂直转移沟道将光电荷快速转移至各存储单元。
8.根据权利要求1所述的内线帧转移CCD，其特征在于，所述水平CCD结构包括与垂直转移栅连接的水平移位寄存器，所述水平移位寄存器的末端连接有水平输出栅，所述水平输出栅通过输出节点与读出放大器连接。
9.根据权利要求8所述的内线帧转移CCD，其特征在于，在所述水平移位寄存器与水平输出栅之间设有倍增移位寄存器，所述倍增移位寄存器的两端分别通过过扫位与水平移位寄存器和水平输出栅连接。
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