CN111370051A - 一种非易失存储器验证系统及方法 - Google Patents

Abstract

本发明实施例提供了一种非易失存储器验证系统及方法，该系统包括：处理器用于：在对待验证非易失存储器进行验证时，接收验证信息；将所述验证信息分类为验证指令和验证数据；FPGA用于：根据所述验证指令和所述验证数据，确定验证逻辑电路；通过所述验证逻辑电路对所述待验证非易失存储器进行验证。本发明实施例中，通过处理器和FPGA两层简单高效的控制层级，可以根据待验证非易失存储器的具体验证信息实时确定出适应的验证逻辑电路，非常适合于非易失存储器芯片设计验证阶段的多变的验证需求，具有较大的便利性与灵活性。

Description

一种非易失存储器验证系统及方法

技术领域

本发明涉及存储器处理技术领域，特别是涉及一种非易失存储器验证系统及方法。

背景技术

随着各种电子装置及嵌入式系统等的发展，非易失性存储器件被广泛应用于电子产品中。在非易失存储器的设计和生产过程，通常需要进行测试验证，通过验证来确定非易失存储器的设计是否合理，或出厂的非易失存储器是否能正常使用。

现有技术中，通常是通过半导体自动测试设备对非易失存储器进行测试验证，该半导体自动测试设备主要用于非易失存储器芯片的量产阶段的批量测试，购买成本高，很难以较低的成本来完全覆盖到芯片在设计验证阶段的要求。而且此复杂的自动测试设备需要长期的学习培训，验证阶段的设计人员很难快速掌握，用户无法自行对设备内部硬件板卡的逻辑电路进行设计改变，从而影响了自动测试设备在芯片设计验证阶段的使用的便利性与灵活性。

发明内容

鉴于上述问题，提出了本发明实施例的一种非易失存储器验证系统及方法，以提升非易失存储器设计验证阶段的便利性与灵活性。

根据本发明的第一方面，提供了一种非易失存储器验证系统，所述系统包括：

处理器、现场可编程门阵列FPGA；

所述处理器用于：

在对待验证非易失存储器进行验证时，接收验证信息；

将所述验证信息分类为验证指令和验证数据；

所述FPGA用于：

根据所述验证指令和所述验证数据，确定验证逻辑电路；

通过所述验证逻辑电路对所述待验证非易失存储器进行验证。

根据本发明的第二方面，提供了一种非易失存储器擦除方法，应用于上述任一项所述的系统，所述方法包括：

在对待验证非易失存储器进行验证时，接收验证信息；

将所述验证信息分类为验证指令和验证数据；

根据所述验证指令和所述验证数据，确定验证逻辑电路；

通过所述验证逻辑电路对所述待验证非易失存储器进行验证。

本发明实施例中，提供了一种非易失存储器验证系统，该系统包括了处理器和现场可编程门阵列FPGA，处理器可以在对待验证非易失存储器进行验证时，接收验证信息，并将验证信息分类为验证指令和验证数据，然后FPGA可以根据验证指令和验证数据，实时确定出适应的验证逻辑电路，并根据该验证逻辑电路对待验证非易失存储器进行验证。即本发明实施例中，通过处理器和FPGA两层简单高效的控制层级，可以根据待验证非易失存储器的具体验证信息实时确定出适应的验证逻辑电路，非常适合于非易失存储器芯片设计验证阶段的多变的验证需求，具有较大的便利性与灵活性。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1是本发明实施例提供的一种非易失存储器验证系统结构框图；

图2是本发明实施例提供的一种非易失存储器验证系统的FPGA架构框图；

图3是本发明实施例提供的一种非易失存储器擦除方法的步骤流程图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。应当理解，此处所描述的具体实施例仅用以解释本发明，仅仅是本发明一部分实施例，而不是全部的实施例，并不用于限定本发明。

参照图1，示出了一种非易失存储器验证系统结构框图，该系统具体可以包括：

处理器10、现场可编程门阵列FPGA 20。

所述处理器10用于：在对待验证非易失存储器进行验证时，接收验证信息；将所述验证信息分类为验证指令和验证数据。

所述FPGA 20用于：根据所述验证指令和所述验证数据，确定验证逻辑电路；通过所述验证逻辑电路对所述待验证非易失存储器进行验证。

本发明实施例中，处理器可以是嵌入式处理器，例如ARM等，也可以是其他类型的处理器，本发明实施例对处理器不做具体限定。

本发明实施例中，待验证非易失存储器可以是SPI(Serial PeripheralInterface，串行外设接口)闪存，例如，可以是SPI_NOR非易失存储器或SPI_NAND非易失存储器，在待验证非易失存储器的设计验证阶段，设计人员可以随时将待验证非易失存储器连接到本发明实施例的非易失存储器验证系统中，发起对该待验证非易失存储器的验证。

具体应用中，当需要对待验证非易失存储器进行验证时，设计人员可以通过电脑等终端设备向处理器发送验证信息。验证信息可以包括针对待验证非易失存储器的型号等的配置指令、读取、编码等验证指令、以及需要用于读取验证、编程验证等的验证数据等。

本发明实施例中，处理器在接收到验证信息后，可以将验证信息分类为验证指令和验证数据。

具体应用中，FPGA(Field-Programmable Gate Array,现场可编程门阵列)可以架构在ZYNQ(可扩展处理平台，可以为嵌入式应用提供所需的处理与计算性能框架)中，在处理器中分类的验证指令和验证数据可以通过ZYNQ内部的高速总线发送给FPGA。ZYNQ内部的FPGA能够产生不同的逻辑电路，并且与处理器紧密配合，从而产生更快速灵活的验证系统，从而满足各类非易失存储器芯片的验证需求，例如直流参数验证、交流参数验证和功能验证等。

本发明实施例中，FPGA可以先将验证指令和验证数据进行缓存，然后根据验证指令和验证数据，实时确定出对应于该验证指令和验证数据的验证逻辑电路，通过该验证逻辑电路可以实现对待验证非易失存储器的验证，例如，通过该验证逻辑电路实现对非易失存储器的读取、编程、擦除等验证。

作为本发明实施例的一种优选方式，如图2所示，所述FPGA包括：指令区21、数据区22、控制单元；

所述指令区21用于：将所述验证指令分配到对应的控制单元，以使所述控制单元根据所述验证指令配置验证逻辑电路；

所述数据区22用于：缓存所述验证数据、所述待验证非易失存储器验证返回的数据及所述FPGA的预设数据。

本发明实施例中，在FPGA的指令区21中，可以缓存验证指令，验证指令的种类可以为多种，每个验证指令都对应有控制单元，通过控制单元可以执行对应的验证指令，从而实现对验证逻辑电路的配置，及对验证过程的控制；在FPGA的数据区22中，可以缓存接收到的验证数据，以及FPGA内部可能需要使用的预设数据，以及验证过程中，待验证非易失存储器验证返回的数据。即数据区作为存储区，可以缓存处理器下发的数据或者验证过程回收的数据，具体应用中，数据区的数据来源可以根据验证指令配置，也可以由FPGA根据配置需求自发产生。

作为本发明实施例的一种优选方式，FPGA内部架构如图2所示，所述验证指令包括模式配置指令及流程控制指令；所述控制单元包括：模式配置控制单元23、流程控制单元24、比对逻辑控制单元25；

所述指令区21还用于：将所述模式配置指令分配到所述模式配置控制单元23，以使所述模式配置控制单元23根据所述模式配置指令配置所述FPGA的接口类型、所述FPGA的时钟、及所述数据区的存储空间；

将所述流程控制指令分配到所述流程控制单元24，以使所述流程控制单元24根据所述流程控制指令向所述待验证非易失存储器发送所述数据区中缓存的数据、以及接收所述待验证非易失存储器验证返回的数据；

所述比对逻辑控制单元25用于：根据所述数据区所发送的数据与所述待验证非易失存储器验证返回的数据，确定验证结果；将所述验证结果返回至所述指令区。

本发明实施中，模式配置指令的具体内容可以根据待验证非易失存储器的型号等确定，例如，若待验证非易失存储器为某一型号的NOR非易失存储器，根据该NOR非易失存储器的型号，可以确定该NOR非易失存储器的接口类型、工作时钟、容量，因此，可以通过模式配置控制单元在FPGA中配置适应的接口类型，配置适应的时钟和数据读取时序，及配置与容量适应的数据区的存储空间，以通过该接口与该NOR非易失存储器实现通信。可以理解，即使在确定出的验证逻辑电路相同的情况下，也可以根据待验证非易失存储器芯片的具体需求，在不同的芯片引脚施加不同范围的模拟电压，或设定不同的测试模式。

本发明实施例中，流程控制指令用于指示FPGA与待验证非易失存储器通信时的时钟、数据收发时序、数据收发方向、数据收发数量等，具体的控制流程可以根据实际的应用场景设定，本发明实施例对此不作具体限定；流程控制单元24可以根据流程控制指令中的时钟、数据收发时序、数据收发方向、数据收发数量等指示，按照控制流程向待验证非易失存储器发送数据区中缓存的数据、以及接收待验证非易失存储器验证返回的数据。

本发明实施例中，比对逻辑控制单元25可以用于确定验证结果，具体来说，可以将数据区所发送的数据与待验证非易失存储器验证返回的数据进行比对，确定验证结果；并将验证结果返回至指令区。

举例来说，若数据区所发送的数据为1-2-3-4-5，而对应的待验证非易失存储器验证返回的数据为1-2-0-0-1，则可以确定验证结果为，待验证非易失存储器中出现数据验证错误现象，错误个数为三个，将该验证结果发送到指令区，则测试人员可以在指令区直接调用验证结果，可以理解，若测试人员希望了解具体错误的数据是什么，则可以在数据区中读取发送数据和对应的返回数据，从而确定出具体错误的数据，本发明实施例对此不作限定。

具体应用中，可以确定适应的验证指令和验证数据对待验证非易失存储器中存储的随机数进行不同读取条件下的失效字节的快速计算、快速擦除和重新写入更新后的随机数等，并根据得到的验证结果，得到待验证非易失存储器的性能。

较佳的，流程控制单元24根据所述流程控制指令向所述待验证非易失存储器发送所述数据区中缓存的数据，包括：

流程控制单元24根据所述流程控制指令确定发送数据；其中所述发送数据包括：所述验证数据，和/或，所述FPGA的预设数据；向所述待验证非易失存储器发送所述发送数据。

本发明实施例中，流程控制单元24可以根据流程控制指令先确定出发送数据，例如，流程控制指令指示只是需要将有处理器传来的验证数据，则可以将验证数据确定为发送数据；或者，流程控制指令指示除了验证数据外，还需要有FPGA的预设数据，则可以将验证数据和对应的预设数据确定为发送数据，可以理解，发送数据的具体内容可以由本领域技术人员根据实际应用场景确定，本发明实施例对此不作具体限定。

作为本发明实施例的一种优选方案，所述接口类型包括以下任意一种：单口串并转换接口类型、双口串并转换接口类型、四口串并转换接口类型。

本发明实施例中，如图2所示，FPGA用于与待验证非易失存储器通信的是接口26，接口26的具体接口类型可以根据待验证非易失存储器的具体类型确定，例如可以是单口串并转换接口类型、双口串并转换接口类型、四口串并转换接口类型。

具体应用中，当配置不同的接口类型时，相应的流程也会控制不同的操作次数；特别当接口26为串并转换接口类型时，在每个时钟周期内，收发数据模块、比对逻辑模块以及自发数据模块，都可以同时运行，举例来说，结合8KB大小的数据区，可以在处理器不干预的情况下，一次性高效处理8KB数据，而处理器配套的执行代码，可以结合1GB的内存空间，一次性处理512MB的大容量数据。即，在ZYNQ单个FPGA内部，就可以一次性处理512MB的数据，不需要上层PC电脑的干预。众所周知，越靠近执行端效率越高，故该ZYNQ验证系统有突出的数据处理能力，能保证操作数据的实时性以及高效性。

综上所述，本发明实施例中，提供了一种非易失存储器验证系统，该系统包括了处理器和现场可编程门阵列FPGA，处理器可以在对待验证非易失存储器进行验证时，接收验证信息，并将验证信息分类为验证指令和验证数据，然后FPGA可以根据验证指令和验证数据，实时确定出适应的验证逻辑电路，并根据该验证逻辑电路对待验证非易失存储器进行验证。即本发明实施例中，通过处理器和FPGA两层简单高效的控制层级，可以根据待验证非易失存储器的具体验证信息实时确定出适应的验证逻辑电路，非常适合于非易失存储器芯片设计验证阶段的多变的验证需求，具有较大的便利性与灵活性。

参照图3，示出了一种非易失存储器验证方法的具体流程图，应用于上述任一的非易失存储器验证系统中，具体可以包括如下步骤：

步骤101：在对待验证非易失存储器进行验证时，接收验证信息。

步骤102：将所述验证信息分类为验证指令和验证数据。

步骤103：根据所述验证指令和所述验证数据，确定验证逻辑电路。

步骤104：通过所述验证逻辑电路对所述待验证非易失存储器进行验证。

优选地，该方法还可以包括：

将所述验证指令分配到对应的控制单元，以使所述控制单元根据所述验证指令配置验证逻辑电路；

缓存所述验证数据、所述待验证非易失存储器验证返回的数据及所述FPGA的预设数据。

优选地，所述验证指令包括模式配置指令及流程控制指令；所述控制单元包括：模式配置控制单元、流程控制单元、比对逻辑控制单元；

所述将所述验证指令分配到对应的控制单元，以使所述控制单元根据所述验证指令配置验证逻辑电路，包括：

将所述模式配置指令分配到所述模式配置控制单元，以使所述模式配置控制单元根据所述模式配置指令配置所述FPGA的接口类型、所述FPGA的时钟、及所述数据区的存储空间；

将所述流程控制指令分配到所述流程控制单元，以使所述流程控制单元根据所述流程控制指令向所述待验证非易失存储器发送所述数据区中缓存的数据、以及接收所述待验证非易失存储器验证返回的数据；

通过所述比对逻辑控制单元根据所述数据区所发送的数据与所述待验证非易失存储器验证返回的数据，确定验证结果；及将所述验证结果返回至所述指令区。

优选地，所述流程控制单元根据所述流程控制指令向所述待验证非易失存储器发送所述数据区中缓存的数据，包括：

流程控制单元根据所述流程控制指令确定发送数据；其中所述发送数据包括：所述验证数据，和/或，所述FPGA的预设数据；

向所述待验证非易失存储器发送所述发送数据。

优选地，所述接口类型包括以下任意一种：单口串并转换接口类型、双口串并转换接口类型、四口串并转换接口类型。

可以理解，该方法实施例中的步骤在系统对应的实施例中已有对应说明，在此不再具体阐述。

为更加清晰的说明本发明实施例，在此结合图2，说明整个验证的过程：

当需要对待验证非易失存储器进行验证时，可以建立非易失存储器与FPGA的连接，测试人员可以通过PC端向ARM处理器发出验证信息，该验证信息可以包括待验证非易失存储器的配置指令、流程控制指令等验证指令，及验证数据等，ARM将验证指令分配给FPGA的指令区，将验证数据分配给FPGA的数据区，模式配置控制单元可以根据模式配置指令配置FPGA的接口类型、数据区的存储空间大小、流程控制的时钟及发送逻辑；流程控制单元可以根据流程控制指令，控制数据区准备发送数据，并将发送数据通过接口发送到待验证非易失存储器，待验证非易失存储器响应该验证数据，并返回数据，流程控制单元可以控制数据区接收该返回数据，比对逻辑单元可以对发送数据和返回数据进行比对，返回验证结果给指令区。其中，在FPGA与待验证非易失存储器的接口为串并转换接口类型时，在每个时钟周期内，收数据、发数据、比对逻辑等都可以同时运行，在循环验证中不再是传统的先发全部的数据，再收全部的数据，接着比对数据这样的三步操作，从而，进一步保证操作数据的实时性以及高效性。

综上所述，本发明实施例中，提供了一种非易失存储器验证系统，该系统包括了处理器和现场可编程门阵列FPGA，处理器可以在对待验证非易失存储器进行验证时，接收验证信息，并将验证信息分类为验证指令和验证数据，然后FPGA可以根据验证指令和验证数据，实时确定出适应的验证逻辑电路，并根据该验证逻辑电路对待验证非易失存储器进行验证。即本发明实施例中，通过处理器和FPGA两层简单高效的控制层级，可以根据待验证非易失存储器的具体验证信息实时确定出适应的验证逻辑电路，非常适合于非易失存储器芯片设计验证阶段的多变的验证需求，具有较大的便利性与灵活性。

需要说明的是，对于前述的方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本发明所必需的。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

本领域内的技术人员应明白，本发明实施例的实施例可提供为方法、装置、或计算机程序产品。因此，本发明实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

在一个典型的配置中，所述计算机设备包括一个或多个处理器(CPU)、输入/输出接口、网络接口和内存。内存可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)。内存是计算机可读介质的示例。计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括非持续性的电脑可读媒体(transitory media)，如调制的数据信号和载波。

本发明实施例是参照根据本发明实施例的方法、终端设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程非易失存储器擦除终端设备的处理器以产生一个机器，使得通过计算机或其他可编程非易失存储器擦除终端设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程非易失存储器擦除终端设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程非易失存储器擦除终端设备上，使得在计算机或其他可编程终端设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程终端设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本发明所提供的一种非易失存储器验证系统和一种非易失存储器擦除装置，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种非易失存储器验证系统，其特征在于，所述系统包括：

处理器、现场可编程门阵列FPGA；

所述处理器用于：

在对待验证非易失存储器进行验证时，接收验证信息；

将所述验证信息分类为验证指令和验证数据；

所述FPGA用于：

根据所述验证指令和所述验证数据，确定验证逻辑电路；

通过所述验证逻辑电路对所述待验证非易失存储器进行验证。

2.根据权利要求1所述的系统，其特征在于，所述FPGA包括：指令区、数据区、控制单元；

所述指令区用于：

将所述验证指令分配到对应的控制单元，以使所述控制单元根据所述验证指令配置验证逻辑电路；

所述数据区用于：

缓存所述验证数据、所述待验证非易失存储器验证返回的数据及所述FPGA的预设数据。

3.根据权利要求2所述的系统，其特征在于，所述验证指令包括模式配置指令及流程控制指令；所述控制单元包括：模式配置控制单元、流程控制单元、比对逻辑控制单元；

所述指令区还用于：

将所述模式配置指令分配到所述模式配置控制单元，以使所述模式配置控制单元根据所述模式配置指令配置所述FPGA的接口类型、所述FPGA的时钟、及所述数据区的存储空间；

将所述流程控制指令分配到所述流程控制单元，以使所述流程控制单元根据所述流程控制指令向所述待验证非易失存储器发送所述数据区中缓存的数据、以及接收所述待验证非易失存储器验证返回的数据；

所述比对逻辑控制单元用于：

根据所述数据区所发送的数据与所述待验证非易失存储器验证返回的数据，确定验证结果；

将所述验证结果返回至所述指令区。

4.根据权利要求3所述的系统，其特征在于，流程控制单元根据所述流程控制指令向所述待验证非易失存储器发送所述数据区中缓存的数据，包括：

流程控制单元根据所述流程控制指令确定发送数据；其中所述发送数据包括：所述验证数据，和/或，所述FPGA的预设数据；

向所述待验证非易失存储器发送所述发送数据。

5.根据权利要求3或4所述的系统，其特征在于，所述接口类型包括以下任意一种：单口串并转换接口类型、双口串并转换接口类型、四口串并转换接口类型。

6.一种非易失存储器验证方法，其特征在于，应用于如权利要求1至5任一项所述的系统，所述方法包括：

在对待验证非易失存储器进行验证时，接收验证信息；

将所述验证信息分类为验证指令和验证数据；

根据所述验证指令和所述验证数据，确定验证逻辑电路；

通过所述验证逻辑电路对所述待验证非易失存储器进行验证。

7.根据权利要求6所述的方法，其特征在于，所述方法还包括：

将所述验证指令分配到对应的控制单元，以使所述控制单元根据所述验证指令配置验证逻辑电路；

缓存所述验证数据、所述待验证非易失存储器验证返回的数据及所述FPGA的预设数据。

8.根据权利要求7所述的方法，其特征在于，所述验证指令包括模式配置指令及流程控制指令；所述控制单元包括：模式配置控制单元、流程控制单元、比对逻辑控制单元；

所述将所述验证指令分配到对应的控制单元，以使所述控制单元根据所述验证指令配置验证逻辑电路，包括：

将所述模式配置指令分配到所述模式配置控制单元，以使所述模式配置控制单元根据所述模式配置指令配置所述FPGA的接口类型、所述FPGA的时钟、及所述数据区的存储空间；

将所述流程控制指令分配到所述流程控制单元，以使所述流程控制单元根据所述流程控制指令向所述待验证非易失存储器发送所述数据区中缓存的数据、以及接收所述待验证非易失存储器验证返回的数据；

通过所述比对逻辑控制单元根据所述数据区所发送的数据与所述待验证非易失存储器验证返回的数据，确定验证结果；及将所述验证结果返回至所述指令区。

9.根据权利要求8所述的方法，其特征在于，所述流程控制单元根据所述流程控制指令向所述待验证非易失存储器发送所述数据区中缓存的数据，包括：

流程控制单元根据所述流程控制指令确定发送数据；其中所述发送数据包括：所述验证数据，和/或，所述FPGA的预设数据；

向所述待验证非易失存储器发送所述发送数据。

10.根据权利要求8或9所述的方法，其特征在于，所述接口类型包括以下任意一种：单口串并转换接口类型、双口串并转换接口类型、四口串并转换接口类型。

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