CN111312801A - 包括窄有源图案的半导体装置 - Google Patents

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Abstract

提供了一种半导体装置。半导体装置包括在第一方向上延伸的栅极结构。半导体装置包括有源图案，其与栅极结构相交并具有在第一方向上的宽度和在第二方向上的高度。宽度小于高度。另外，半导体装置包括电连接到有源图案的源极/漏极区。

Description

包括窄有源图案的半导体装置
相关申请的交叉引用
本申请要求于2018年10月8日在韩国知识产权局提交的韩国专利申请No.10-2018-0120068和于2019年1月9日在韩国知识产权局提交的韩国专利申请No.10-2019-0002767的优先权，所述两件申请的公开内容通过引用其全部内容并入本文中。
技术领域
本发明构思涉及一种半导体装置。
背景技术
已经提出的用于提高半导体装置的密度的缩放技术包括多栅极晶体管、多桥接沟道元件和纳米片元件，在纳米片元件中，纳米线形状的硅体形成在衬底上，并且栅极被形成为围绕硅体。由于多栅极晶体管、多桥接沟道元件和纳米片元件利用三维沟道，因此可以容易地执行缩放。另外，即使不增大多栅极晶体管的栅极长度，也可以改善电流控制能力。
发明内容
本发明构思的方面提供了一种其中减少了延迟时间且改善了性能的半导体装置。
本发明构思的方面也提供了一种具有改善的集成度的半导体装置。
本发明构思的方面也提供了一种具有各种驱动电流的半导体装置。
根据本发明构思的实施例，半导体装置可以包括在第一区中在第一方向上延伸的第一栅极结构。半导体装置可以包括第一有源图案，其穿过第一栅极结构并具有在第一方向上的第一宽度和在第二方向上的第一高度。第一宽度可以小于第一高度。半导体装置可以包括电连接到第一有源图案的第一源极/漏极区。半导体装置可以包括在第二区中在第三方向上延伸的第二栅极结构。半导体装置可以包括第二有源图案，其穿过第二栅极结构并具有在第三方向上的第二宽度和在第四方向上的第二高度。第二高度可以与第一高度不同。另外，半导体装置可以包括电连接到第二有源图案的第二源极/漏极区。
根据本发明构思的实施例，半导体装置可以包括包含第一区和第二区的衬底。半导体装置可以包括在第一区中在第一方向上延伸的第一栅极结构。半导体装置可以包括第一有源图案，其与第一栅极结构相交，并具有在第一方向上的第一宽度和在第二方向上的第一高度。第一宽度可以小于第一高度。半导体装置可以包括电连接到第一有源图案的第一源极/漏极区。半导体装置可以包括在第二区中在第三方向上延伸的第二栅极结构。半导体装置可以包括第二有源图案，其穿过第二栅极结构并具有在第三方向上的第二宽度和在第四方向上的第二高度。第二宽度可以小于第二高度，第二高度可以小于第一高度。另外，半导体装置可以包括电连接到第二有源图案的第二源极/漏极区。
根据本发明构思的实施例，半导体装置可以包括在第一区中在第一方向上延伸的第一栅极结构。半导体装置可以包括第一有源图案，其穿过第一栅极结构，并具有在第一方向上的第一宽度和在第二方向上的第一高度。第一宽度可以小于第一高度。半导体装置可以包括电连接到第一有源图案的第一源极/漏极区。半导体装置可以包括在第二区中在第三方向上延伸的第二栅极结构。半导体装置可以包括第二有源图案，其穿过第二栅极结构，并具有在第三方向上的第二宽度和在第四方向上的第二高度。第二宽度可以小于第二高度。半导体装置可以包括电连接到第二有源图案的第二源极/漏极区。另外，半导体装置可以包括第一间隔件，其位于第二源极/漏极区与第二栅极结构之间，并且可以包括与第二源极/漏极区相同的材料。
根据本发明构思的实施例，半导体装置可以包括衬底。半导体装置可以包括在衬底上在第一方向上延伸并具有在第二方向上的宽度和在第三方向上的高度的第一有源图案和第二有源图案。第一有源图案和第二有源图案可以在第三方向上彼此间隔开一距离。半导体装置可以包括栅极结构，其在第二方向上延伸并与第一有源图案和第二有源图案相交。栅极结构可以位于衬底与第一有源图案之间、第一有源图案与第二有源图案之间以及第二有源图案上。半导体装置可以包括电连接到第一有源图案和第二有源图案的源极/漏极区。另外，半导体装置可以包括电连接到源极/漏极区并在第三方向上延伸的源极/漏极接触件。宽度可以小于高度。
然而，本发明构思的各方面不局限于以上阐述的那些。通过参照以下给出的示例实施例的详细描述，本发明构思的以上和其它方面对本发明构思所属领域的普通技术人员而言将变得更加显而易见。
附图说明
通过参照附图对发明构思的示例实施例进行详细地描述，本发明构思的以上和其它方面和特征将变得更加显而易见。
图1是根据一些实施例的半导体装置的布局图。
图2至图4分别是沿图1的线J-J'、线K-K'和线L-L'截取的截面图。
图5是用于解释纳米片晶体管的结构中产生的电容的示例图。
图6和图7是用于解释纳米片晶体管的结构中的有源图案的宽度与有效电容之间的关系的示例图。
图8和图9是示出根据图6和图7的纳米片晶体管的性能的曲线图。
图10是用于解释根据一些实施例的半导体装置的示例布局图。
图11至图17是用于解释根据一些实施例的图10的半导体装置的示例截面图。
图18是根据一些实施例的半导体装置的布局图。
图19至图23是用于解释根据一些实施例的图18的半导体装置的示例截面图。
图24是根据一些实施例的半导体装置的布局图。
图25是沿图24的线E-E'和线F-F'截取的截面图。
图26是根据一些实施例的半导体装置的布局图。
图27和图28分别是沿图26的线G-G'和线H-H'截取的截面图。
图29是根据一些实施例的半导体装置的布局图。
图30和图31是沿图29的线B-B'和线H-H'截取的截面图。
图32至图36分别是用于解释根据一些实施例的制造半导体装置的方法的中间阶段图。
图37和图38是用于解释根据一些实施例的制造第一间隔件的方法的中间阶段图。
图39和图40是用于解释在衬底的第一区和第二区中形成不同高度的有源图案的方法的中间阶段图。
图41和图42是用于解释形成第三有源图案至第六有源图案的方法的中间阶段图。
具体实施方式
图1是根据一些实施例的半导体装置的布局图。图2至图4分别是沿图1的线J-J'、线K-K'和线L-L'截取的截面图。将参照图1至图4来描述根据一些实施例的半导体装置。为了便于解释，在布局图中，将省略诸如层间绝缘膜190的一些构成元件。
参照图1至图4，根据一些实施例的半导体装置可以包括衬底100、场绝缘膜105、第一有源图案110、第二有源图案115、第三有源图案117、第一栅极结构G1、第一栅极间隔件GS1、第一栅极绝缘膜GI、源极/漏极接触件135、栅极接触件161和层间绝缘膜190。
衬底100可以为体硅或绝缘体上硅(SOI)。可替换地，衬底100可以为硅衬底，或者可以包括其它材料(例如，硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓)。或者，衬底100可以具有形成在基体衬底上的外延层。
衬底100可以包括第一有源区ACT1。第一有源区ACT1可以是衬底100的一部分。衬底100的上表面可以为第一有源区ACT1的上表面。第一有源区ACT1可以通过蚀刻衬底100的一部分来形成，并且可以包括从衬底100生长的外延层。第一有源区ACT1可以包括与衬底100的材料相同的材料或不同的材料。例如，第一有源区ACT1可以包括硅(Si)或锗(Ge)。例如，第一有源区ACT1可以包括第IV-IV族化合物半导体或者第III-V族化合物半导体。例如，第IV-IV族化合物半导体可以为包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或多种的二元化合物或三元化合物，或者通过用第IV族元素掺杂这些元素而形成的化合物。例如，第III-V族化合物半导体可以为通过将铝(Al)、镓(Ga)和铟(In)中的至少一种与磷(P)、砷(As)和锑(Sb)中的至少一种结合而形成的二元化合物、三元化合物和四元化合物中的一种。然而，这仅是示例，本发明构思不限于此。第一有源区ACT1可以在第一方向X1上延伸。
场绝缘膜105可以围绕第一有源区ACT1的至少一部分。例如，第一有源区ACT1可以由场绝缘膜105限定。在图3中，尽管场绝缘膜105被示出为围绕第一有源区ACT1的整个侧壁，但是本发明构思不限于此。也就是说，图3示出了其中场绝缘膜105的上表面和第一有源区ACT1的上表面共面的情况，但是本发明构思不限于此。例如，场绝缘膜105可以包括氧化物膜、氮化物膜、氮氧化物膜和它们的组合中的至少一种。
第一有源图案110、第二有源图案115和第三有源图案117可以形成在第一有源区ACT1上。第一有源图案110至第三有源图案117可以分别在第一方向X1上延伸。第一有源图案110至第三有源图案117可以在第三方向Z1上彼此间隔开。例如，第一有源图案110在第三方向Z1上与第一有源区ACT1间隔开第一距离D1，第二有源图案115在第三方向Z1上与第一有源图案110间隔开第一距离D1，第三有源图案117可以在第三方向Z1上与第二有源图案115间隔开第一距离D1。第一有源图案110可以具有在第二方向Y1上的第一宽度W1和在第三方向Z1上的第一高度H1。根据一些实施例，第一宽度W1可以小于第一高度H1。换言之，参照图1和图3，在第一有源图案110和第二有源图案115中，沿线K-K'截取的截面可以具有在第三方向Z1上长且在第二方向Y1上(相对于第一高度H1)窄的形状。根据一些实施例，第一高度H1与第一距离D1之比可以接近1:1，并且第一高度H1与第一宽度W1之比可以接近3:1，但是本发明构思不限于此。在图3中，第一有源图案110至第三有源图案117被示出为具有矩形截面，但是本发明构思不限于此。例如，第一有源图案110至第三有源图案117的截面可以具有诸如圆形、椭圆形和倒角矩形的各种形状。另外，尽管在三个有源图案包括在衬底100上的假设下描述了图2和图3，但是这仅是为了便于解释起见，并且本发明构思不限于此。第一方向X1、第二方向Y1和第三方向Z1可以彼此相交(例如，可以彼此垂直)。
第一栅极结构G1可以包括第一栅极绝缘膜150和第一栅电极160。第一栅极绝缘膜150可以在第二方向Y1上延伸。例如，第一栅极绝缘膜150可以沿第三有源图案117的上表面和第一栅极间隔件GS1的侧壁延伸。另外，第一栅极绝缘膜150可以沿第一有源图案110至第三有源图案117的侧壁延伸。具体地，第一栅极绝缘膜150可以围绕第一有源图案110至第三有源图案117中的每个的四个侧壁延伸。另外，第一栅极绝缘膜150可以形成在衬底100和第一有源区ACT1上。第一栅极结构G1可以被形成为覆盖第一有源图案110至第三有源图案117。也就是说，第一有源图案110至第三有源图案117可以分别穿过第一栅极结构Gl。例如，第一栅极结构G1可以形成在第一有源区ACT1与第一有源图案110之间、第一有源图案110与第二有源图案115之间、第二有源图案115与第三有源图案117之间以及第三有源图案117上。
第一栅极绝缘膜150可以包括氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铅锌铌酸盐中的至少一种，但是本发明构思不限于此。
第一栅电极160可以在第一栅极绝缘膜150上在第二方向Y1上延伸。例如，在第一有源区ACT1与第一有源图案110之间、第一有源图案110与第二有源图案115之间、第二有源图案115与第三有源图案117之间以及第三有源图案117上，第一栅电极160可以在第二方向Y1上延伸。第一栅电极160可以包括导电材料。一些附图示出了第一栅电极160为单膜，但是这仅是为了便于解释，并且本发明构思不限于此。例如，第一栅电极160可以是多膜电极。例如，第一栅电极160可以包括用于调整逸出功的逸出功导电膜和用于填充由逸出功导电膜形成的空间的填充导电膜。例如，第一栅电极160可以包括TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W和它们的组合中的至少一种。可替换地，第一栅电极160可以包括硅(Si)、硅锗(SiGe)等代替金属。例如，可以通过栅极替换工艺(或后栅极工艺)来形成这样的第一栅电极160，但是本发明构思不限于此。
第一栅极间隔件GS1在第一方向X1上彼此间隔开，并且可以形成在第一栅极结构G1的侧壁的至少一部分上。例如，第一栅极间隔件GS1可以包括氮化硅(SiN)、氮氧化硅(SiON)、二氧化硅(SiO2)、碳氧氮化硅(SiOCN)、碳氮化硅(SiCN)和它们的组合中的至少一种，但是本发明构思不限于此。在一些附图中，第一栅极间隔件GS1被示出为单膜结构，但是本发明构思不限于此，并且第一栅极间隔件GS1可以具有多膜结构。
尽管附图中未示出，但是界面层可以形成在第一栅极绝缘膜150与第一有源图案110至第三有源图案117之间，以及第一栅极绝缘膜150与第一有源区ACT1之间。界面层可以沿第一栅极绝缘膜150的轮廓形成，但是本发明构思不限于此。
第一源极/漏极区130可以形成在第一栅极结构G1的至少一个侧壁上。另外，第一源极/漏极区130可以形成在第一有源图案110至第三有源图案117的至少一个侧壁上。另外，第一源极/漏极区130可以位于(并且电连接到)第一有源图案110至第三有源图案117上。例如，第一源极/漏极区130可以与第一有源图案110至第三有源图案117接触。第一源极/漏极区130可以包括形成在第一有源区ACT1中的外延层。另外，第一源极/漏极区130可以为包括从第三有源图案117的上表面朝向上突出的上表面的抬升式源极区和漏极区。然而，本发明构思不限于此，并且第一源极/漏极区130可以为形成在衬底100中的杂质区。可以使用SEG(选择性外延生长)工艺来形成第一源极/漏极区130，但是本发明构思不限于此。
例如，当衬底100为PMOS区时，第一源极/漏极区130可以包括p型杂质或者用于防止/抑制p型杂质的扩散的杂质。例如，第一源极/漏极区130可以包括硼(B)、碳(C)、铟(In)、镓(Ga)、铝(Al)和它们的组合中的至少一种。另外，当衬底100为PMOS区时，第一源极/漏极区130可以包括压应力材料。例如，当第一有源图案110至第三有源图案117为硅(Si)时，第一源极/漏极区130可以包括具有晶格常数大于硅(Si)的晶格常数的材料。例如，第一源极/漏极区130可以包括硅锗(SiGe)。
相反，当衬底100为NMOS区时，第一源极/漏极区130可以包括n型杂质或者用于防止/抑制n型杂质的扩散的杂质。例如，第一源极/漏极区130可以包括磷(P)、锑(Sb)、砷(As)和它们的组合中的至少一种。另外，当衬底100为NMOS区时，第一源极/漏极区130可以包括拉应力材料。例如，当第一有源图案110至第三有源图案117为硅(Si)时，第一源极/漏极区130可以包括具有晶格常数小于硅(Si)的晶格常数的材料，并且可以包括例如碳化硅(SiC)。然而，在一些实施例中，第一源极/漏极区130可以不包括拉应力材料。
源极/漏极接触件135可以电连接到第一源极/漏极区130。源极/漏极接触件135可以包括接触层131、金属阻挡件132和金属材料133。接触层131可以与第一源极/漏极区130接触。接触层131可以包括包含在金属阻挡件132中的材料和包含在第一源极/漏极区130中的材料两者。金属阻挡件132可以防止/抑制金属材料133的泄露。例如，金属阻挡件132可以包括Ti或TiN，但是本发明构思不限于此。金属材料133可以填充由接触层131和金属阻挡件132限定的区。
第一栅极绝缘膜GI可以防止/抑制第一栅极结构G1与除了栅极接触件161之外的结构接触。在一些实施例中，第一栅极绝缘膜(例如，介电质)GI可以不包括氧化物。然而，本发明构思不限于此。栅极接触件161可以形成在第一栅极结构G1上。第一栅极接触件161可以与第一栅极结构Gl接触。
层间绝缘膜190可以形成在衬底100上。另外，层间绝缘膜190可以围绕第一栅极间隔件GS1的外壁。层间绝缘膜190也可以形成在源极/漏极接触件135与第一栅极结构G1之间以及源极/漏极接触件135与第一栅极绝缘膜GI之间，但是本发明构思不限于此。例如，与图2中示出的构造不同，金属阻挡件132可以与第一栅极间隔件GS1和第一栅极绝缘膜GI接触。例如，层间绝缘膜190可以包括氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。例如，低介电常数材料可以包括但不限于FOX、TOSZ、USG、BSG、PSG、BPSG、PETEOS、FSG、CDO、干凝胶、气凝胶、非晶氟化碳、OSG、聚对二甲苯、BCB、SiLK、聚酰亚胺、多孔聚合物材料和它们的组合。
图5是用于解释纳米片晶体管的结构中产生的电容的示例图。图6和图7是用于解释纳米片晶体管的结构中的有源图案的宽度与有效电容之间的关系的示例图。图8和图9是示出根据图6和图7的纳米片晶体管的性能的曲线图。
参照图5，可以在纳米片晶体管NT中引起各种电容。首先，可以在栅极G与源极S/漏极D的接触件CT之间产生具有栅极介电膜、栅极间隔件和层间绝缘膜作为电介质的寄生电容(即，第一电容Cpara)。另外，可以在栅极G与有源图案ACTPT之间产生具有栅极绝缘膜作为电介质的第二电容Cox。另外，在其中栅极G和源极/漏极S/D叠叠的区中，可以产生具有栅极绝缘膜作为电介质的第三电容Cdo。另外，可以在栅极G与源极/漏极S/D之间产生具有栅极绝缘膜和有源图案ACTPT作为电介质的第四电容Cif。另外，可以在栅极G与源极/漏极S/D之间产生具有层间绝缘膜作为电介质的第五电容Cof。此时，由于第一电容Cpara至第五电容Cof全部并联连接，因此纳米片晶体管NT的有效电容Ceff可以通过下面的式1来计算，并且纳米片晶体管NT的延迟时间τ可以通过下面的式2来计算。
[式1]
Ceff＝Cox+Cdo+Cif+Cof+Cpara
[式2]
τ＝ReffCeff(Reff为纳米片晶体管NT的有效电阻)
此时，对纳米片晶体管NT的有效电容Ceff具有最大影响的电容为第五电容Cof，并且第五电容Cof与其中栅极G和源极/漏极S/D彼此接触的面积成比例。因此，随着栅极G与源极/漏极S/D之间接触的面积小，第五电容Cof变得较小，并且纳米片晶体管NT的有效电容Ceff也相应地变得较小。最终，随着栅极G与源极/漏极S/D之间接触的面积小，纳米片晶体管NT的延迟时间τ变得较短，并且可以改善性能。为了说明解释，参照图6和图7。
首先，参照图6，第一纳米片晶体管NT1的有源图案ACTPT可以具有第一有源图案宽度Wch1和第一有源图案高度Hch1。第一有源图案宽度Wch1可以大于第一有源图案高度Hch1。另外，有源图案ACTPT可以与相邻的有源图案间隔开第一间隔Dsp1。此时，其中栅极G和源极/漏极S/D彼此接触的第一区AR1可以为第一有源图案宽度Wch1×第一间隔Dsp1。
参照图7，第二纳米片晶体管NT2的有源图案ACTPT可以具有第二有源图案宽度Wch2和第二有源图案高度Hch2。第二有源图案宽度Wch2可以小于第二有源图案高度Hch2。另外，有源图案ACTPT可以与相邻的有源图案间隔开第二间隔Dsp2。此时，其中栅极G和源极/漏极S/D彼此接触的第二区AR2可以为第二有源图案宽度Wch2×第二间隔Dsp2。
在图6和图7中，假设第一有源图案宽度Wch1和第二有源图案高度Hch2彼此相等，第一有源图案高度Hch1和第二有源图案宽度Wch2彼此相等，并且第一间隔Dsp1和第二间隔Dsp2彼此相等。在这样的情况下，由于第一有源图案宽度Wch1大于第二有源图案宽度Wch2，因此第一区AR1大于第二区AR2。因此，第一纳米片晶体管NT1的有效电容Ceff大于第二纳米片晶体管NT2的有效电容Ceff。另一方面，在图6和图7中，第一有源图案宽度Wch1和第一有源图案高度Hch1的乘积与第二有源图案宽度Wch2和第二有源图案高度Hch2的乘积相等。也就是说，第一纳米片晶体管NT1和第二纳米片晶体管NT2中的每一个的有效沟道宽度可以彼此相等。
即，第一纳米片晶体管NT1的有效电容Ceff大于第二纳米片晶体管NT2的有效电容Ceff，并且第一纳米片晶体管NT1和第二纳米片晶体管NT2的有效沟道宽度彼此相等。因此，如图8中示出的，当第一纳米片晶体管NT1的结构变为第二纳米片晶体管NT2的结构时，有效电容Ceff可以减小。另外，如图9中示出的，由于第一纳米片晶体管NT1和第二纳米片晶体管NT2的有效沟道宽度彼此相等，因此第一纳米片晶体管NT1和第二纳米片晶体管NT2中的每一个的I-V曲线特性可以彼此相似。
即，当由于有效电容Ceff的差而将第一纳米片晶体管NT1的结构变为第二纳米片晶体管NT2的结构时，由于延迟时间τ短，因此性能得到改善，并且可以维持I-V曲线特性。另外，由于第一有源图案宽度Wch1大于第二有源图案宽度Wch2，因此第二纳米片晶体管NT2在布局上具有比第一纳米片晶体管NT1更小的面积，并且可以改善半导体装置的集成度。另外，由于第二纳米片晶体管NT2具有相对小的第二有源图案宽度Wch2，因此减少了在制造工艺时去除形成在有源图案ACTPT之间的牺牲层的负担，并且也可以减少在其中去除牺牲层的空间中形成栅极电介质和栅电极的负担。
图10是用于解释根据一些实施例的半导体装置的示例布局图。图11至图17是用于解释根据一些实施例的图10的半导体装置的示例截面图。在下文中，为了便于解释，省略了源极/漏极接触件135和栅极接触件161。另外，在下文中，为了便于解释，示出了每个纳米片晶体管的结构包括两个有源图案。然而，本发明构思不限于此，并且具有本发明构思的技术领域中的普通知识的人员可以在没有过度实验的情况下以适当的方式来适当地调整源极/漏极接触件135和栅极接触件161，并且可以根据需要而通过堆叠一个或多于三个有源图案来实施本发明构思的若干实施例。另外，为了便于解释起见，可以省略或简要地描述上述内容的重复或相似的内容。
参照图10和图11，根据一些实施例的半导体装置包括衬底100、场绝缘膜105(见图13)、第一有源图案110、第二有源图案115、第四有源图案120、第五有源图案125、第一栅极结构G1、第一栅极间隔件GS1、第二栅极结构G2、第二栅极间隔件GS2、第一源/漏区130、第二源/漏区140和层间绝缘膜190。
衬底100可以包括第一区I和第二区II。衬底100的第一区I和第二区II可以为彼此相邻的区，并且可以为彼此间隔开的区。不同类型的晶体管可以形成在衬底100的第一区I和第二区II中。例如，当PMOS晶体管形成在衬底100的第一区I中时，NMOS晶体管可以形成在衬底100的第二区II中。在另一示例中，当NMOS晶体管形成在衬底100的第一区I中时，PMOS晶体管可以形成在衬底100的第二区II中。然而，本发明构思不限于此，并且相同类型的晶体管可以形成在衬底100的第一区I和第二区II中。例如，NMOS晶体管或PMOS晶体管可以都形成在衬底100的第一区I和第二区II中。
第一有源区ACT1可以在衬底100的第一区I中在第一方向X1上延伸，并且第二有源区ACT2可以在衬底100的第二区II中在第四方向X2上延伸。第四有源图案120和第五有源图案125在第二有源区ACT2上彼此间隔开第二距离D2，并且可以在第四方向X2上延伸。由于第二有源区ACT2与第一有源区ACT1相似，并且第四有源图案120和第五有源图案125与第一有源图案110和第二有源图案115相似，因此将不提供其具体描述。另外，由于第二栅极结构G2、第二栅极间隔件GS2和第二源极/漏极区140分别与第一栅极结构G1、第一栅极间隔件GS1和第一源极/漏极区130相似，因此将不提供其具体描述。例如，第二栅极结构G2可以包括分别与第一栅极绝缘膜150和第一栅电极160相似的第二栅极绝缘膜170和第二栅电极180。
第一有源图案110和第二有源图案115在第二方向Y1上的第一宽度W1可以小于在第三方向Z1上的第一高度H1。相似地，第四有源图案120和第五有源图案125在第五方向Y2上的第二宽度W2可以小于在第六方向Z2上的第二高度H2。在一些实施例中，第三方向Z1和第六方向Z2可以彼此相同。第四方向X2、第五方向Y2和第六方向Z2可以彼此相交(例如，可以彼此垂直)。
另外，在一些实施例中，第一栅极结构G1的面对第一源极/漏极区130的侧壁可以在第三方向Z1上比在第二方向Y1上更长。因此，第一栅极结构G1可以具有相对窄(并因此小)的与第一源极/漏极区130(或与其间的第一间隔件IS1)接触的面积，这可以减小晶体管的有效电容。相似地，第二栅极结构G2的面对第二源极/漏极区140的侧壁可以在第六方向Z2上比在第五方向Y2上更长。
根据一些实施例，第一源极/漏极区130可以为多膜源极/漏极区。例如，第一源极/漏极区130可以包括第一外延层136和第二外延层138。第一外延层136可以形成在衬底100的上表面以及第一有源图案110、第二有源图案115和第一栅极结构G1的侧壁上。第二外延层138可以形成在第一外延层136上。第一外延层136和第二外延层138可以包括彼此相同的材料。例如，第一外延层136和第二外延层138可以包括第一材料。然而，第一外延层136可以包括第一浓度的第一材料，并且第二外延层138可以包括第二浓度的第一材料。此时，第一浓度可以小于第二浓度。例如，当第一外延层136包括第一浓度的硅锗(SiGe)，第二外延层138可以包括高于第一浓度的第二浓度的硅锗(SiGe)。在另一示例中，当第一外延层136包括第一浓度的锗(Ge)时，第二外延层138可以包括高于第一浓度的第二浓度的锗(Ge)。第一外延层136可以用作缓冲层，所述缓冲层防止第一源极/漏极区130在根据一些实施例的制造半导体装置的工艺中蚀刻牺牲层时被蚀刻/保护第一源极/漏极区130在根据一些实施例的制造半导体装置的工艺中蚀刻牺牲层时免受蚀刻。另外，第一外延层136可以使在形成第一源极/漏极区130的工艺中第一有源图案110和第二有源图案115的晶格失配或晶格位错最小化/减少在形成第一源极/漏极区130的工艺中第一有源图案110和第二有源图案115的晶格失配或晶格位错。另外，第一外延层136可以在形成第一源极/漏极区130的工艺中用作第二外延层138的种子层。
第一间隔件IS1可以在衬底100的第二区II中形成在第二源极/漏极区140与第二栅极结构G2之间。另外，第一间隔件IS1可以形成在第二有源区ACT2与第四有源图案120之间以及第四有源图案120与第五有源图案125之间。根据一些实施例，第一间隔件IS1可以包括与第二源极/漏极区140相同的第二材料。例如，当第二源极/漏极区140包括硅(Si)时，第一间隔件IS1可以包括硅(Si)。在另一示例中，当第二源极/漏极区140包括碳化硅(SiC)时，第一间隔件IS1可以包括碳化硅(SiC)。由于第一间隔件IS1包括与第二源极/漏极区140相同的材料，当形成第二源极/漏极区140时，可以使第一间隔件IS1与源极/漏极区140之间的晶格失配最小化/减少第一间隔件IS1与源极/漏极区140之间的晶格失配。另外，当形成第二源极/漏极区140时，第一间隔件IS1可以用作第二源极/漏极区140的种子层。
根据一些实施例，第一有源图案110与第二有源图案115之间的第一距离D1可以与第四有源图案120与第五有源图案125之间的第二距离D2实质上相同(即，相等)。术语“实质上相同”意味着允许制造误差或测量误差。例如，当形成具有1纳米(nm)的制造厚度误差的半导体层时，厚度为100nm的半导体层和厚度为101nm的半导体层具有实质上相同的厚度。
将参照图10、图12和图13来描述根据一些实施例的半导体装置。第一有源图案110和第二有源图案115在第二方向Y1上的第一宽度W1可以小于在第三方向Z1上的第一高度H1。相似地，第四有源图案120和第五有源图案125在第五方向Y2上的第二宽度W2可以小于在第六方向Z2上的第二高度H2。
根据一些实施例，第一有源图案110和第二有源图案115在第三方向Z1上的第一高度H1可以大于第四有源图案120和第五有源图案125在第六方向Z2上的第二高度H2。随着第一有源图案110和第二有源图案115的第一高度H1增大，由于晶体管的有效沟道宽度增大，因此晶体管的驱动电流增大。例如，第一有源图案110和第二有源图案115形成在需要相对大的驱动电流的区中，并且第四有源图案120和第五有源图案125可以形成在需要相对小的驱动电流的区中。作为另一示例，第一有源图案110和第二有源图案115形成在其中载流子迁移率相对小的PMOS区中，并且第四有源图案120和第五有源图案125形成在其中载流子迁移率相对高的NMOS区中，从而使得能够平衡PMOS晶体管与NMOS晶体管之间的驱动电流。
将参照图10、图13和图14来描述根据一些实施例的半导体装置。根据一些实施例的半导体装置还可以在参照图10、图12和图13描述的半导体装置中包括第一间隔件IS1。
如上所述，第一间隔件IS1可以在衬底100的第二区II中形成在第二源极/漏极区140与第二栅极结构G2之间。另外，第一间隔件IS1可以形成在第二有源区ACT2与第四有源图案120之间以及第四有源图案120与第五有源图案125之间。根据一些实施例，第一间隔件IS1可以包括与第二源极/漏极区140相同的第二材料。由于第一间隔件IS1包括与第二源极/漏极区140相同的材料，因此当形成第二源极/漏极区140时，可以使第一间隔件IS1与第二源极/漏极区140之间的晶格失配最小化/减少第一间隔件IS1与第二源极/漏极区140之间的晶格失配。另外，当形成第二源极/漏极区140时，第一间隔件IS1可以用作第二源极/漏极区140的种子层。
将参照图10、图15和图16来描述根据一些实施例的半导体装置。根据一些实施例的半导体装置可以包括第六有源图案1320、第四有源图案120、第五有源图案125、第一栅极结构G1、第一栅极间隔件GS1、第二栅极结构G2、第二栅极间隔件GS2、第一源极/漏极区130、第二源极/漏极区140和层间绝缘膜190。
第六有源图案1320可以在衬底100的第一区I中在第一方向X1上延伸。第六有源图案1320可以从衬底100在第三方向Z1上突出。第一栅极间隔件GS1和第一栅极结构G1可以在衬底100的第一区I中在第二方向Y1上延伸，并且可以与第六有源图案1320相交。第一栅极间隔件GS1和第一栅极结构G1可以形成在第六有源图案1320上。另外，第一栅极间隔件GS1和第一栅极结构G1可以形成在衬底100上，并且可以形成在第六有源图案1320的至少一个侧壁上。例如，第一栅极绝缘膜150可以沿第六有源图案1320的侧壁和上表面以及场绝缘膜105的上表面形成。第一栅电极160可以形成在第一栅极绝缘膜150上。第六有源图案1320具有在第三方向Z1上的第三高度H3，并且第三高度H3可以大于第四有源图案120和第五有源图案125中的每一个在第六方向Z2上的第二高度H2。
第六有源图案1320可以包括第一半导体图案1310和第二半导体图案1315。第一半导体图案1310和第二半导体图案1315可以在第一方向X1上延伸。第一半导体图案1310和第二半导体图案1315可以交替地堆叠。例如，第一半导体图案1310可以形成在第二半导体图案1315上，并且另一第二半导体图案1315可以形成在所述第一半导体图案1310上。第一半导体图案1310在第三方向Z1上的高度可以为第一高度H1，并且第二半导体图案1315在第三方向Z1上的高度可以为第一距离D1。第一距离D1可以与第四有源图案120与第五有源图案125之间的第二距离D2实质上相同。第一半导体图案1310可以与更早描述的第一有源图案110和第二有源图案115相似。第二半导体图案1315可以包括与第一源极/漏极区130相同的材料。例如，在第一源极/漏极区130包括硅锗(SiGe)的情况下，第二半导体图案1315可以包括硅锗(SiGe)。在另一示例中，当第一源极/漏极区130包括锗(Ge)时，第二半导体图案1315可以包括锗(Ge)。
由于第二半导体图案1315包括与第一源极/漏极区130的材料相同的材料，可以使第二半导体图案1315与第一源极/漏极区130的晶格失配最小化/减少第二半导体图案1315与第一源极/漏极区130的晶格失配。另外，第二半导体图案1315可以用作形成第一源极/漏极区130的工艺中的种子层。另外，根据一些实施例，由于第二半导体图案1315用于第六有源图案1320中，因此可以减少蚀刻牺牲层的负担。
将参照图10、图16和图17来描述根据一些实施例的半导体装置。根据一些实施例的半导体装置还可以在参照图10以及图15和图16描述的半导体装置中包括第一间隔件IS1。如上所述，第一间隔件IS1可以在衬底100的第二区II中形成在第二源极/漏极区140与第二栅极结构G2之间。另外，第一间隔件IS1可以形成在第二有源区ACT2与第四有源图案120之间以及第四有源图案120与第五有源图案125之间。根据一些实施例，第一间隔件IS1可以包括与第二源极/漏极区140相同的第二材料。由于第一间隔件IS1包括与第二源极/漏极区140相同的材料，因此当形成第二源极/漏极区140时，可以使第一间隔件IS1与第二源极/漏极区140之间的晶格失配最小化/减少第一间隔件IS1与第二源极/漏极区140之间的晶格失配。另外，当形成第二源极/漏极区140时，第一间隔件IS1可以用作第二源极/漏极区140的种子层。
图18是根据一些实施例的半导体装置的布局图。图19至图23是用于解释根据一些实施例的图18的半导体装置的示例截面图。
参照图18、图19和图20，在衬底100的第一区I中，第一有源区ACT1可以在第一方向X1上延伸。第三有源区ACT3在第二方向Y1上与第一有源区ACT1间隔开，并且可以在第一方向X1上延伸。例如，第三有源区ACT3可以在第二方向Y1上与第一有源区ACT1间隔开第一临界区CD1。相似地，第二有源区ACT2可以在衬底100的第二区II中在第四方向X2上延伸。第四有源区ACT4可以在第五方向Y2上与第二有源区ACT2间隔开，并且可以在第四方向X2上延伸。第四有源区ACT4可以在第五方向Y2上与第二有源区ACT2间隔开第二临界区CD2。第一临界区CD1和第二临界区CD2可以实质上相同。如图16中示出的，在半导体元件用相同的临界区布置的情况下，与第二区II中的半导体元件的集成度相比，可以改善第一区I中的半导体元件的集成度。
第一有源图案110和第二有源图案115可以形成在衬底100的第一区I上。例如，在衬底100的第一区I中，第一有源图案110可以形成在第一有源区ACT1上，并且第二有源图案115可以形成在第一有源图案110上。第一有源图案110和第二有源图案115可以在第三方向Z1上彼此间隔开第一距离D1。第一有源图案110和第二有源图案115可以具有在第二方向Y1上的第一宽度W1和在第三方向Z1上的第一高度H1。
第四有源图案120、第五有源图案125和第七有源图案126可以形成在衬底100的第二区II上。例如，在衬底100的第二区II中，第四有源图案120可以形成在第二有源区ACT2上，第五有源图案125可以形成在第四有源图案120上，第七有源图案126可以形成在第五有源图案125上。第四有源图案120在第六方向Z2上与第二有源区ACT2间隔开第二距离D2，第五有源图案125在第六方向Z2上与第四有源图案120间隔开第二距离D2，第七有源图案126可以在第六方向Z2上与第五有源图案125间隔开第二距离D2。第四有源图案120、第五有源图案125和第七有源图案126可以分别具有在第五方向Y2上的第二宽度W2和在第六方向Z2上的第二高度H2。
第一有源图案110和第二有源图案115的第一宽度W1可以小于第一高度H1。另一方面，第四有源图案120、第五有源图案125和第七有源图案126的第二宽度W2可以大于第二高度H2。第一有源图案110和第二有源图案115的第一高度H1可以大于第四有源图案120、第五有源图案125和第七有源图案126的第二高度H2。例如，第一高度H1可以与第二宽度W2实质上相同。另外，例如，第一宽度W1可以与第二高度H2实质上相同。然而，本发明构思不限于此，并且第一高度H1和第二宽度W2可以彼此不同，第一宽度W1和第二高度H2可以彼此不同。例如，第一高度H1、第一距离D1与第二距离D2之比可以接近1:1:1。例如，第二高度H2与第二宽度W2之比可以接近1:3。然而，本发明构思不限于此。
从第一有源图案110的下表面到第二有源图案115的上表面的第三距离D3可以与从第四有源图案120的下表面到第七有源图案126的上表面的第四距离D4实质上相同。换言之，在一些实施例中，包括在衬底100的第一区I和第二区II中的半导体元件可以具有相同高度的结构。然而，包括在衬底100的第一区I中的有源图案的数量可以小于包括在第二区II中的有源图案的数量。
根据一些实施例的半导体装置的第一区I包括两个有源图案，第二区II包括三个有源图案。然而，本发明构思不限于此，并且具有本发明构思的技术领域中的普通知识的人员可以适当地设定包括在第一区I和第二区II中的有源图案的数量。根据一些实施例，在相同的高度条件下，由于包括在第一区I中的有源图案的数量小于包括在第二区II中的有源图案的数量，包括在第二区II中的半导体元件的驱动电流可以大于包括在第一区I中的半导体元件的驱动电流。另一方面，在功耗方面，包括在第一区I中的半导体元件的功耗可以小于包括在第二区II中的半导体元件的功耗。通过设定需要/使用低功耗的区作为第一区I，并通过设定需要/使用大的驱动电流的区作为第二区II，具有本发明构思的技术领域中的普通知识的人员可以适当地布置满足每个区中的需求的半导体元件。
将参照图18、图20和图21来描述根据一些实施例的半导体装置。根据一些实施例的半导体装置还可以在参照图18、图19和图20描述的半导体装置中包括第一间隔件IS1。如上所述，第一间隔件IS1可以在衬底100的第二区II中形成在第二源极/漏极区140与第二栅极结构G2之间。另外，第一间隔件IS1可以形成在第二有源区ACT2与第四有源图案120之间、第四有源图案120与第五有源图案125之间以及第五有源图案125与第七有源图案126之间。根据一些实施例，第一间隔件IS1可以包括与第二源极/漏极区140相同的第二材料。由于第一间隔件IS1包括与第二源极/漏极区140的材料相同的材料，因此当形成第二源极/漏极区140时，可以使第一间隔件IS1与第二源极/漏极区140之间的晶格失配最小化/减少第一间隔件IS1与第二源极/漏极区140之间的晶格失配。另外，当形成第二源极/漏极区140时，第一间隔件IS1可以用作第二源极/漏极区140的种子层。
参照图18和图22，根据一些实施例的半导体装置可以包括第一有源图案110、第二有源图案115、第四有源图案120和第五有源图案125。第一有源图案110和第二有源图案115可以具有在第三方向Z1上的第一高度H1和在第二方向Y1上的第一宽度W1。第一高度H1可以大于第一宽度W1。第四有源图案120和第五有源图案125可以具有在第六方向Z2上的第二高度H2和在第五方向Y2上的第二宽度W2。第二高度H2可以大于第二宽度W2。根据一些实施例，第一高度H1和第二高度H2可以彼此实质上相等。另一方面，根据一些实施例，第一宽度W1可以小于第二宽度W2。
参照图18和图23，根据一些实施例的半导体装置可以包括第一有源图案110、第二有源图案115、第四有源图案120和第五有源图案125。第一有源图案110和第二有源图案115可以具有在第三方向Z1上的第一高度H1和在第二方向Y1上的第一宽度W1。第一高度H1可以大于第一宽度W1。第四有源图案120和第五有源图案125可以具有在第六方向Z2上的第二高度H2和在第五方向Y2上的第二宽度W2。第二高度H2可以小于第二宽度W2。根据一些实施例，第一高度H1可以大于第二高度H2。第一宽度W1可以小于第二宽度W2。根据一些实施例，穿过第一有源图案110和第二有源图案115的中心并在第二方向Y1上延伸的中心线可以连接到穿过第四有源图案120和第五有源图案125的中心并在第五方向Y2上延伸的中心线。换言之，第一有源图案110和第二有源图案115的中心中的每一个可以与第四有源图案120和第五有源图案125的中心中的每一个对齐。
图24是根据一些实施例的半导体装置的布局图。图25是沿图24的线E-E'和线F-F'截取的截面图。
将参照图24和图25来描述根据一些实施例的半导体装置。第一有源区ACT1可以在衬底100的第一区I上在第一方向X1上延伸。第一栅极结构G1和第一栅极间隔件GS1在第二方向Y1上延伸，并且可以与第一有源区ACT1相交。第三栅极结构G3和第三栅极间隔件GS3可以在第一方向X1上与第一栅极结构G1间隔开，并在第二方向Y1上延伸以与第一有源区ACT1相交。第三栅极结构G3可以包括第三栅极绝缘膜2150和第三栅电极2160。第一源极/漏极区130和第三源极/漏极区2130可以在第一方向X1上彼此间隔开。第一源极/漏极区130可以电连接到第一有源图案110和第二有源图案115。第三源极/漏极区2130不电连接到第一有源图案110，而是可以仅电连接到第二有源图案115。换言之，第一源极/漏极区130具有在第三方向Z1上的第一厚度THK1，第三源极/漏极区2130可以具有在第三方向Z1上的第二厚度THK2。第一厚度THK1可以大于第二厚度THK2。
相似地，第二有源区ACT2可以在衬底100的第二区II上在第四方向X2上延伸。第二栅极结构G2和第二栅极间隔件GS2在第五方向Y2上延伸，并且可以与第二有源区ACT2相交。第四栅极结构G4和第四栅极间隔件GS4可以在第四方向X2上与第二栅极结构G2间隔开，并在第五方向Y2上延伸以与第二有源区ACT2相交。第四栅极结构G4可以包括第四栅极绝缘膜2170和第四栅电极2180。第二源极/漏极区140和第四源极/漏极区2140可以被形成为在第四方向X2上彼此间隔开。第二源极/漏极区140可以电连接到第四有源图案120和第五有源图案125。第四源极/漏极区2140不电连接到第四有源图案120，而是可以仅电连接到第五有源图案125。换言之，第二源极/漏极区140具有在第六方向Z2上的第三厚度THK3，第四源极/漏极区2140可以具有在第六方向Z2上的第四厚度THK4。第三厚度THK3可以大于第四厚度THK4。
图26是根据一些实施例的半导体装置的布局图。图27和图28分别是沿图26的线G-G'和线H-H'截取的截面图。
将参照图26和图27来描述根据一些实施例的半导体装置。第一有源区ACT1和第三有源区ACT3在衬底100的第一区I上彼此间隔开，并且可以分别在第一方向X1上延伸。第二有源区ACT2和第四有源区ACT4在衬底100的第二区II上彼此间隔开，并且可以分别在第四方向X2上延伸。第一栅极结构G1在第二方向Y1上延伸，并且可以与第一有源区ACT1和第三有源区ACT3相交。第二栅极结构G2在第五方向Y2上延伸，并且可以与第二有源区ACT2和第四有源区ACT4相交。
第一有源图案110可以形成在第一有源区ACT1上，第二有源图案115可以形成在第一有源图案110上。第八有源图案2310可以形成在第三有源区ACT3上，第九有源图案2315可以形成在第八有源图案2310上。第八有源图案2310和第九有源图案2315可以分别与第一有源图案110和第二有源图案115相似。第一栅极结构G1可以形成为覆盖所有的第一有源图案110、第二有源图案115、第八有源图案2310和第九有源图案2315。换言之，第一有源图案110、第二有源图案115、第八有源图案2310和第九有源图案2315中的每一个可以穿过第一栅极结构G1。
第四有源图案120可以形成在第二有源区ACT2上，第五有源图案125可以形成在第四有源图案120上。第十有源图案2320可以形成在第四有源区ACT4上，第十一有源图案2325可以形成在第十有源图案2320上。第十有源图案2320和第十一有源图案2325可以分别与第四有源图案120和第五有源图案125相似。第二栅极结构G2可以形成为覆盖所有的第四有源图案120、第五有源图案125、第十有源图案2320和第十一有源图案2325。换言之，第四有源图案120、第五有源图案125、第十有源图案2320和第十一有源图案2325中的每一个可以穿过第二栅极结构G2。
将参照图26和图28来描述根据一些实施例的半导体装置。第六有源图案1320可以形成在第一有源区ACT1上。第十二有源图案2420可以形成在第三有源区ACT3上。第六有源图案1320可以包括交替地堆叠的第一半导体图案1310和第二半导体图案1315。第十二有源图案2420可以包括交替地堆叠的第三半导体图案2410和第四半导体图案2415。第三半导体图案2410和第四半导体图案2415可以分别与第一半导体图案1310和第二半导体图案1315相似。即，第十二有源图案2420可以与第六有源图案1320相似。第一栅极结构G1可以形成在第六有源图案1320和第十二有源图案2420上。另外，第一栅极结构G1可以形成在第六有源图案1320与第十二有源图案2420之间。另外，第一栅极结构G1可以形成在场绝缘膜105上。
第四有源图案120可以形成在第二有源区ACT2上，第五有源图案125可以形成在第四有源图案120上。第十有源图案2320可以形成在第四有源区ACT4上，第十一有源图案2325可以形成在第十有源图案2320上。第二栅极结构G2可以形成为覆盖所有的第四有源图案120、第五有源图案125、第十有源图案2320和第十一有源图案2325。
图29是根据一些实施例的半导体装置的布局图。图30和图31是沿图29的线B-B'和线H-H'截取的截面图。
将参照图29和图30来描述根据一些实施例的半导体装置。第一有源区ACT1可以在衬底100的第一区I上在第一方向X1上延伸。第二有源区ACT2和第四有源区ACT4在衬底100的第二区II上彼此间隔开，并且可以分别在第四方向X2上延伸。第一栅极结构G1在第二方向Y1上延伸，并且可以与第一有源区ACT1相交。第二栅极结构G2在第五方向Y2上延伸，并且可以与第二有源区ACT2和第四有源区ACT4相交。
第一有源图案110和第二有源图案115可以形成在第一有源区ACT1上。第一栅极结构G1可以形成为覆盖第一有源图案110和第二有源图案115两者。第四有源图案120可以形成在第二有源区ACT2上，第五有源图案125可以形成在第四有源图案120上。第十有源图案2320可以形成在第四有源区ACT4上，第十一有源图案2325可以形成在第十有源图案2320上。第二栅极结构G2可以形成为覆盖所有的第四有源图案120、第五有源图案125、第十有源图案2320和第十一有源图案2325。
将参照图29和图31来描述根据一些实施例的半导体装置。根据一些实施例，第六有源图案1320可以形成在第一有源区ACT1上。第一栅极结构G1可以形成在第六有源图案1320上。第四有源图案120可以形成在第二有源区ACT2上，第五有源图案125可以形成在第四有源图案120上。第十有源图案2320可以形成在第四有源区ACT4上，第十一有源图案2325可以形成在第十有源图案2320上。第二栅极结构G2可以形成为覆盖所有的第四有源图案120、第五有源图案125、第十有源图案2320和第十一有源图案2325。
图32至图36分别是用于解释根据一些实施例的制造半导体装置的方法的中间阶段图。
参照图32至图36，在衬底100上交替地堆叠牺牲层2815和第一半导体层2810。
蚀刻牺牲层2815和第一半导体层2810以限定第一有源区ACT1、第二有源区ACT2、第一半导体图案1310和第二半导体图案1315。在第一有源区ACT1和第二有源区ACT2的侧壁上形成场绝缘膜105。在衬底100上形成虚设栅极结构DG。虚设栅极结构DG可以包括虚设栅电极DGE、虚设栅极间隔件DGS和覆盖膜CP。使用虚设栅极结构DG作为蚀刻掩模来限定其中形成有第一源极/漏极区130和第二源极/漏极区140的空间。形成第一源极/漏极区130和第二源极/漏极区140，并去除覆盖膜CP。通过蚀刻虚设栅电极DGE和第二半导体图案1315来限定第一凹槽RC1和第二凹槽RC2。在第一凹槽RC1和第二凹槽RC2中的每一个中形成第一栅极结构G1和第二栅极结构G2，并且形成层间绝缘膜190，从而制造根据一些实施例的半导体装置。
图37和图38是用于解释根据一些实施例的制造第一间隔件的方法的中间阶段图。参照图34、图37和图38，在形成第一源极/漏极区130和第二源极/漏极区140之前，在衬底100的第一区I中形成第一掩模MS1。接着，蚀刻位于衬底100的第二区II中的第二半导体图案1315的一部分以限定第三凹槽RC3。填充第三凹槽RC3以形成第一间隔件IS1。接着，去除第一掩模MS1并执行后续工艺以制造根据一些实施例的半导体装置。
图39和图40是用于解释在衬底的第一区和第二区中形成不同高度的有源图案的方法的中间阶段图。参照图32、图39和图40，在衬底100的第一区I和第二区II上交替地形成牺牲层2815和第一半导体层2810，并在第二区II上形成第二掩模MS2。接着，去除形成在第一区I中的牺牲层2815和第一半导体层2810，并且将牺牲层2815和第二半导体层3610形成为交替地堆叠。此时，第二半导体层3610的第一高度H1可以大于第一半导体层2810的第二高度H2。另一方面，形成在第一区I和第二区II中的牺牲层2815的高度可以实质上相同。执行后续工艺以制造根据一些实施例的半导体装置。
图41和图42是用于解释形成第三有源图案至第六有源图案的方法的中间阶段图。参照图34、图41和图42，在去除虚设栅极结构DG之前，在衬底的第一区I上形成第三掩模MS3。此时，从衬底100的上表面到第三掩模MS3的上表面的高度可以大于或等于从衬底100的上表面到最上层的第二半导体图案1315的上表面的高度。换言之，第三掩模MS3可以保护第一区I的第二半导体图案1315免受蚀刻。接着，去除第二区II的第二半导体图案1315。此时，留在第二区II中的第一半导体图案1310可以与第四有源图案120和第五有源图案125对应。去除第三掩模MS3，并执行后续工艺以制造根据一些实施例的半导体装置。
在结束详细描述时，本领域技术人员将理解在实质上不脱离本发明构思的原理的情况下，可以对示例实施例做出许多变化和修改。因此，仅以一般的和描述性的含义来使用本发明构思的公开的示例实施例，而不是出于限制的目的。

Claims (20)

1.一种半导体装置，包括：
第一栅极结构，其在第一区中在第一方向上延伸；
第一有源图案，其穿过所述第一栅极结构，并具有在所述第一方向上的第一宽度和在第二方向上的第一高度，所述第一宽度小于所述第一高度；
第一源极/漏极区，其电连接到所述第一有源图案；
第二栅极结构，其在第二区中在第三方向上延伸；
第二有源图案，其穿过所述第二栅极结构，并具有在所述第三方向上的第二宽度和在第四方向上的第二高度，所述第二高度与所述第一高度不同；以及
第二源极/漏极区，其电连接到所述第二有源图案。
2.根据权利要求1所述的半导体装置，还包括：
第一间隔件，其位于所述第二栅极结构与所述第二源极/漏极区之间，并包括与所述第二源极/漏极区相同的材料。
3.根据权利要求1所述的半导体装置，
其中，所述第一栅极结构包括围绕所述第一有源图案延伸的第一栅极绝缘膜和位于所述第一栅极绝缘膜上的第一栅电极，
其中，所述第一栅极结构的面对所述第一源极/漏极区的侧壁在所述第二方向上比在所述第一方向上更长，
其中，所述第二栅极结构包括围绕所述第二有源图案延伸的第二栅极绝缘膜和位于所述第二栅极绝缘膜上的第二栅电极，并且
其中，所述第二栅极结构的面对所述第二源极/漏极区的侧壁在所述第四方向上比在所述第三方向上更长。
4.根据权利要求1所述的半导体装置，还包括：
第三有源图案，其在所述第二方向上与所述第一有源图案间隔开并穿过所述第一栅极结构；以及
第四有源图案，其在所述第四方向上与所述第二有源图案间隔开并穿过所述第二栅极结构。
5.根据权利要求4所述的半导体装置，其中，所述第一有源图案与所述第三有源图案之间的第一距离等于所述第二有源图案与所述第四有源图案之间的第二距离。
6.根据权利要求1所述的半导体装置，还包括：
第三有源图案，其在所述第一方向上与所述第一有源图案间隔开并穿过所述第一栅极结构。
7.根据权利要求6所述的半导体装置，还包括：
第四有源图案，其在所述第三方向上与所述第二有源图案间隔开并穿过所述第二栅极结构。
8.根据权利要求1所述的半导体装置，还包括：
第三源极/漏极区，其与所述第一源极/漏极区间隔开并电连接到所述第一有源图案，
其中，所述第一源极/漏极区在所述第二方向上的第一厚度与所述第三源极/漏极区在所述第二方向上的第二厚度不同。
9.根据权利要求8所述的半导体装置，还包括：
第三有源图案，其在所述第二方向上与所述第一有源图案间隔开并穿过所述第一栅极结构，
其中，所述第一源极/漏极区与所述第一有源图案和所述第三有源图案接触，并且
其中，所述第三源极/漏极区与所述第一有源图案接触，并且不与所述第三有源图案接触。
10.根据权利要求1所述的半导体装置，其中，所述第二宽度大于所述第二高度。
11.根据权利要求10所述的半导体装置，还包括：
第三有源图案，其穿过所述第一栅极结构并位于所述第一有源图案上；
第四有源图案，其穿过所述第二栅极结构并位于所述第二有源图案上；以及
第五有源图案，其穿过所述第二栅极结构并位于所述第四有源图案上。
12.根据权利要求11所述的半导体装置，其中，所述第一有源图案的下表面与所述第三有源图案的上表面之间的第一距离等于所述第二有源图案的下表面与所述第五有源图案的上表面之间的第二距离。
13.根据权利要求10所述的半导体装置，
其中，所述第二宽度等于所述第一高度，并且
其中，所述第二高度等于所述第一宽度。
14.根据权利要求1所述的半导体装置，其中，所述第二宽度小于所述第二高度，并且所述第二高度小于所述第一高度。
15.一种半导体装置，包括：
衬底，其包括第一区和第二区；
第一栅极结构，其在所述第一区中在第一方向上延伸；
第一有源图案，其与所述第一栅极结构相交，并具有在所述第一方向上的第一宽度和在第二方向上的第一高度，所述第一宽度小于所述第一高度；
第一源极/漏极区，其电连接到所述第一有源图案；
第二栅极结构，其在所述第二区中在第三方向上延伸；
第二有源图案，其穿过所述第二栅极结构并具有在所述第三方向上的第二宽度和在第四方向上的第二高度，所述第二宽度小于所述第二高度，并且所述第二高度小于所述第一高度；以及
第二源极/漏极区，其电连接到所述第二有源图案。
16.根据权利要求15所述的半导体装置，
其中，所述第一栅极结构的面对所述第一源极/漏极区的侧壁在所述第二方向上比在所述第一方向上更长，并且
其中，所述第一栅极结构包括纳米片晶体管的栅极结构。
17.根据权利要求16所述的半导体装置，
其中，所述第一栅极结构包括沿所述第一有源图案的侧壁延伸的第一栅极绝缘膜和位于所述第一栅极绝缘膜上的第一栅电极，并且
其中，所述第二栅极结构包括围绕所述第二有源图案延伸的第二栅极绝缘膜和位于所述第二栅极绝缘膜上的第二栅电极。
18.根据权利要求16所述的半导体装置，其中，所述第一有源图案包括交替地堆叠的第一半导体图案和第二半导体图案。
19.根据权利要求15所述的半导体装置，还包括：
第三有源图案，其在所述第一方向上与所述第一有源图案间隔开并与所述第一栅极结构相交。
20.一种半导体装置，包括：
衬底；
在所述衬底上在第一方向上延伸并具有在第二方向上的宽度和在第三方向上的高度的第一有源图案和第二有源图案，所述第一有源图案和所述第二有源图案在所述第三方向上彼此间隔开一距离；
栅极结构，其在所述第二方向上延伸并与所述第一有源图案和所述第二有源图案相交，其中，所述栅极结构位于所述衬底与所述第一有源图案之间、所述第一有源图案与所述第二有源图案之间以及所述第二有源图案上；
源极/漏极区，其电连接到所述第一有源图案和所述第二有源图案；以及
源极/漏极接触件，其电连接到所述源极/漏极区并在所述第三方向上延伸，
其中，所述宽度小于所述高度。
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