CN111279313A - Fpga芯片和具有该fpga芯片的电子设备 - Google Patents

Fpga芯片和具有该fpga芯片的电子设备 Download PDF

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Abstract

一种FPGA芯片和具有该FPGA芯片的电子设备，所述FPGA芯片包括：内存单元(1)，内存单元(1)包括数据写入接口(11)，且内存单元(1)具有多个存储子单元(12)，每个存储子单元(12)包括使能端(121)；和资源管理模块(2)，资源管理模块(2)与数据写入接口(11)电耦合连接，并与每个存储单元(12)的使能端(121)电耦合连接；资源管理模块(2)能够通过数据写入接口(11)获取电子设备的当前使用状态，并根据电子设备的当前使用状态，输出第一使能信号，以触发内存单元(1)中的一个或多个存储子单元(12)使能。该FPGA芯片具有内存资源的动态申请的功能，确保在各个场景下使用最少的内存资源，最大限度的降低了FPGA芯片的功耗。

Description

FPGA芯片和具有该FPGA芯片的电子设备
技术领域
本发明涉及FPGA芯片(Field－Programmable Gate Array，现场可编程逻辑门阵列)领域，尤其涉及一种FPGA芯片和具有该FPGA芯片的电子设备。
背景技术
在电子设备领域，FPGA芯片以可定制化设计以及开发周期短的特性，被越来越多的使用，但FPGA芯片设计灵活的同时也带来了功耗相比于ASIC器件较高的劣势，对于功耗要求较高的电子设备，需要考虑FPGA低功耗设计。
常规的FPGA芯片低功耗设计是通过门控时钟关断一些功能模块来实现，门控时钟的插入通常有两种方法：FPGA芯片设计时手动加入、通过工具自动加入。前者适合应用在长期关断的功能模块中，后者依赖于设计工具的算法。在FPGA芯片中，内存单元功耗占据功耗比例很大，由于内存单元读写逻辑千差万别，工具自动插入很难100％识别，而手动插入工作量又太大，可见，上述两种门控时钟插入方法很难对内存单元功耗进行精准控制。
发明内容
本发明提供一种FPGA芯片和具有该FPGA芯片的电子设备。
具体地，本发明是通过如下技术方案实现的：
根据本发明的第一方面，提供一种FPGA芯片，所述FPGA芯片应用于电子设备中；所述FPGA芯片包括：
内存单元，所述内存单元包括数据写入接口，且所述内存单元具有多个存储子单元，每个存储子单元包括使能端；和
资源管理模块，所述资源管理模块与所述数据写入接口电耦合连接，并与每个存储单元的使能端电耦合连接；
所述资源管理模块能够通过所述数据写入接口获取所述电子设备的当前使用状态，并根据所述电子设备的当前使用状态，输出第一使能信号，以触发所述内存单元中的一个或多个存储子单元使能。
根据本发明的第二方面，提供一种电子设备，所述电子设备包括：
数据采集模块和/或数据存储模块；以及
FPGA芯片，包括内存单元和资源管理模块，所述内存单元包括数据写入接口，且所述内存单元具有多个存储子单元，每个存储子单元包括使能端；所述资源管理模块与所述数据写入接口电耦合连接，并与每个存储单元的使能端电耦合连接；
所述数据写入接口与数据采集模块和/或数据存储模块电耦合连接；
所述数据采集模块用于采集数据并将采集的数据发送至所述数据写入接口和/或所述数据存储模块将该数据存储模块所存储的数据发送至所述数据写入接口；
所述资源管理模块能够通过所述数据写入接口获取所述电子设备的当前使用状态，并根据所述电子设备的当前使用状态，输出第一使能信号，以触发所述内存单元中的一个或多个存储子单元使能。
根据本发明的第三方面，提供一种FPGA芯片，所述FPGA芯片应用于电子设备中；所述FPGA芯片包括：
内存单元，所述内存单元包括数据写入接口，且所述内存单元具有多个存储子单元，每个存储子单元包括使能端；和
资源管理模块，所述资源管理模块与所述数据写入接口电耦合连接，并与每个存储单元的使能端电耦合连接；
所述资源管理模块在检测到所述数据写入接口接收到待写入数据后，根据所述待写入数据的大小，输出使能信号，以触发所述内存单元中的一个或多个存储子单元使能。
根据本发明的第四方面，提供一种电子设备，所述电子设备包括：
数据采集模块和/或数据存储模块；以及
FPGA芯片，包括内存单元和资源管理模块，所述内存单元包括数据写入接口，且所述内存单元具有多个存储子单元，每个存储子单元包括使能端；所述资源管理模块与所述数据写入接口电耦合连接，并与每个存储单元的使能端电耦合连接；
所述数据写入接口与数据采集模块和/或数据存储模块电耦合连接；
所述数据采集模块用于采集数据并将采集的数据发送至所述数据写入接口和/或所述数据存储模块将该数据存储模块所存储的数据发送至所述数据写入接口；
所述资源管理模块能够通过所述数据写入接口获取所述电子设备的当前使用状态，并根据所述电子设备的当前使用状态，输出第一使能信号，以触发所述内存单元中的一个或多个存储子单元使能。
由以上本发明实施例提供的技术方案可见，本发明的FPGA芯片在封装时，对内存单元进行了划分，将内存单元划分成多个存储子单元，在使用时，可根据电子设备的当前使用状态或数据写入接口上的待写入数据的大小，触发内存单元中的一个或多个存储子单元使能，实现了内存资源的动态申请，确保在各个场景下使用最少的内存资源，最大限度的降低了FPGA芯片的功耗，使得FPGA芯片能够满足功耗要求较高的电子设备；并且，本发明降低FPGA芯片功耗的方法灵活性强。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是相关技术中FPGA芯片的结构示意图；
图2是本发明一实施例中的FPGA芯片的结构示意图；
图3是本发明另一实施例中的FPGA芯片的结构示意图；
图4是图3所示实施例的FPGA芯片的具体结构示意图；
图5是图3所示实施例的FPGA芯片的另一具体结构示意图；
图6是本发明又一实施例中的FPGA芯片的结构示意图；
图7是本发明一实施例中的电子设备的结构示意图；
图8是本发明一实施例中的另一电子设备的结构示意图。
附图标记：10：数据采集模块；20：数据存储模块；30：FPGA芯片；1：内存单元；11：数据写入接口；12：存储子单元；121：使能端；13：数据读取接口；2：资源管理模块；21：第一检测端；22：第一输出端；23：第三检测端；3：前向检测模块；31：第二检测端；32：第二输出端；33：写地址判断模块；34：帧数据检测模块；4：第一逻辑电路；5：第二逻辑电路。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合附图，对本发明的FPGA芯片和具有该FPGA芯片的电子设备进行详细说明。在不冲突的情况下，下述的实施例及实施方式中的特征可以相互组合。
相关技术中，在进行FPGA芯片低功耗设计时，参见图1，手动加入门控时钟来关断FPGA芯片中的一些功能模块(如内存单元)，该方式适合关断设计中可长期关断的功能模块，例如FPGA芯片包括模块A、模块B和模块C，场景1中，只开启模块A；场景2中，只开启模块B；场景3中，只开启模块C。为达到降低FPGA芯片功耗的目的，可在场景1时，通过门控时钟关闭模块B和模块C；在场景2时，通过门控时钟关闭模块A和模块C；在场景3时，通过门控时钟关闭模块A和模块B。需要说明的是，场景1、场景2、场景3可根据FPGA芯片当前所在电子设备的使用场景划分，也可以为FPGA芯片当前执行的任务划分。但是，如果可以关断的功能模块分散的存在于整个设计中(例如大量子模块D零散的分布在模块A、模块B和模块C中)，就需要手动例化大量的门控时钟，工作量很大。
另一种降低FPGA芯片功耗的方式是利用软件加入门控时钟，这种方式对软件算法依赖性很大；另外，若设计中存在依赖于功能做切换(例如动态存储申请)时，软件会很难识别，无法达到降低FPGA芯片功耗的效果。
又参见图1，相关技术中，FPGA芯片在接收到写入请求后，不管当前待写入数据是大还是小(指数据容量大小)，都会使能整个内存单元，再将当前待写入的数据写入使能的内存单元。若当前待写入的数据较小时，使能整个内存单元会造成FPGA芯片的功耗浪费，不利于FPGA芯片低功耗的需求。
对于此，本发明实施例的FPGA芯片在封装时，对内存单元进行了划分，在使用时，可根据电子设备的当前使用状态或当前待写入内存单元的待写入数据的大小，使能对应的存储子单元，确保在各个场景下使用最少的内存资源，最大限度的降低了FPGA芯片的功耗，使得FPGA芯片能够满足功耗要求较高的电子设备。
下面结合附图对本发明实施例的FPGA芯片进行详细说明。
参见图2，本发明实施例提供一种FPGA芯片，该FPGA芯片30可包括内存单元1和资源管理模块2，其中，内存单元1包括数据写入接口11，且内存单元1具有多个存储子单元12，每个存储子单元12包括使能端121。FPGA芯片30可包括一个或多个内存单元1，每个内存单元1分别包括多个存储子单元12。
可选的，该内存单元1为RAM(random access memory，随机存取存储器)，可以理解，该内存单元1并不限于RAM，也可为其他能够存储数据的存储空间。
在内存单元1的容量大小确定后，存储子单元12容量越小，构成该内存单元1的存储子单元12的数量越多，内存单元1的颗粒度越大，越便于功耗优化。但容量越小，存储子单元12的制作难度越大，制作成本也越高，故考虑到功耗优化需求以及存储子单元12的制作难度、成本，可选择适合容量大小和数量的存储子单元12封装形成内存单元1。
可选的，内存单元1的多个存储子单元12的大小相等，便于实现内存资源的动态申请。当然，内存单元1的多个存储单元也可不完全相等。本实施例以多个存储子单元12的大小相等为例进一步说明，在封装FPGA芯片30时，可考虑内存单元1的设计规格(容量大小)和电子设备的当前使用状态等来选择内存单元1中各个存储子单元12的大小，可选的，在一实施例中，按照内存单元1的容量大小，选择大小相等的多个存储子单元12封装形成一内存单元1，如选择5个2K(容量单位：千字节)的存储子单元12，封装形成一个10K的内存单元1。在另一实施例中，根据电子设备的当前使用状态，选择大小相等的多个存储子单元12封装形成一内存单元1，如拍摄装置拍摄时需要8K的内存工作，而拍摄装置进行视频回放时只需要1080p的内存工作，故可选择4个2K的存储子单元12，封装形成一个8K的内存单元1。
本实施例的FPGA芯片30可应用在电子设备中，该电子设备可包括前端模块和后端模块，前端模块会将数据发送至FPGA芯片30，FPGA芯片30将接收到的数据存放到内存单元1中(缓存)，再由后端模块从内存单元1中将数据读走去做其他处理。本实施例的电子设备可为拍摄装置，如手持云台相机或搭载在无人机上的相机，该电子设备可包括拍摄状态和/或视频回放状态等使用状态。该前端模块可为数据采集模块10，也可为数据存储模块20，还可为其他。
本实施例的资源管理模块2与数据写入接口11电耦合连接，并与每个存储单元的使能端121电耦合连接。在本实施例中，资源管理模块2能够通过数据写入接口11获取电子设备的当前使用状态，并根据电子设备的当前使用状态，输出第一使能信号，以触发内存单元1中的一个或多个存储子单元12使能。例如，内存单元1包括4个存储子单元12，当拍摄装置处于拍摄状态时，与这4个存储子单元12的使能端121电耦合连接的第一输出端22均输出第一使能信号，触发这4个存储子单元12使能，满足拍摄状态所需的内存资源需求；当拍摄装置处于视频回放状态时，与这4个存储子单元12的使能端121电耦合连接的第一输出端22中的一个输出第一使能信号，使得其中1个存储子单元12使能，满足视频回放状态所需的内存资源需求。
可选的，资源管理模块2根据电子设备的当前使用状态对应的待写入数据的大小，输出第一使能信号。例如，拍摄装置拍摄时需要8K的内存工作，内存单元1包括5个2K的存储子单元12，资源管理模块2在获取到拍摄装置处于拍摄状态时，其中4个第一输出端22输出第一使能信号，从而触发4个2K的存储子单元12使能。
本发明实施例的FPGA芯片30在封装时，对内存单元1进行了划分，将内存单元1划分成多个存储子单元12，在使用时，根据电子设备的当前使用状态，触发内存单元1中的一个或多个存储子单元12使能，实现了内存资源的动态申请，确保在各个场景下使用最少的内存资源，最大限度的降低了FPGA芯片30的功耗，使得FPGA芯片30能够满足功耗要求较高的电子设备；并且，本发明实施例降低FPGA芯片30功耗的方法灵活性强。
需要说明的是，本发明实施例中，使能存储子单元12是指将存储子单元12从复位状态切换至工作状态。其中，存储子单元12在工作状态下能够存入数据，在复位状态下无法存入数据。本实施例中，存储子单元12在复位状态时功耗最低。
其中，电子设备上电工作时，每个存储子单元12的使能端121均处于复位状态，此时，FPGA芯片30功耗最低。本实施例的资源管理模块2在检测到所有存储子单元12的使能端121处于复位状态之后，根据电子设备的当前使用状态，输出第一使能信号，以触发内存单元1中的一个或多个存储子单元12使能，最大限度地优化FPGA芯片30的功耗。
又参见图2，本实施例的资源管理模块2可包括第一检测端21和第一输出端22，第一检测端21与数据写入接口11电耦合连接，第一输出端22与每个存储单元的使能端121电耦合连接。
在一实施例中，第一输出端22与每个存储子单元12的使能端121直接电耦合连接，第一输出端22输出的信号直接输入对应存储子单元12的使能端121。可选的，每个存储子单元12在该存储子单元12的使能端121在高电平时使能，并且，每个存储子单元12在该存储子单元12的使能端121在低电平时处于复位状态。本实施例中，第一输出端22输出高电平时，对应存储子单元12使能。
在另一实施例中，第一输出端22与每个存储子单元12的使能端121间接电耦合连接，存储子单元12的使能端121是否使能不仅需要考虑第一输出端22是否输出第一使能信号，还需考虑其他模块输出的信号。
参见图3，FPGA芯片30还包括前向检测模块3，前向检测模块3与数据写入接口11电耦合连接，并与每个存储子单元12的使能端121电耦合连接。其中，资源管理模块2根据电子设备的当前使用状态对应的待写入数据的大小，输出第一使能信号，以触发内存单元1中的一个或多个存储子单元12处于待使能状态。前向检测模块3在检测到数据写入接口11接收到待写入数据后，输出第二使能信号，以使能待使能的存储子单元12。本实施例中，当电子设备工作时，资源管理模块2会根据电子设备的当前使用状态，估计该使用状态下可能存入内存单元1的待写入数据的大小，而将内存单元1中的一个或多个存储子单元12设置成待使能状态(本文中，处于待使能状态的存储子单元12也称作待使能的存储子单元12)。在前向检测模块3未检测到数据写入接口11存在有效数据之前，待使能的存储子单元12均处于复位状态，直到前向检测模块3检测到数据写入接口11上存在有效数据后，才将待使能的存储子单元12使能，避免数据写入接口11未接收到有效数据，但存储子单元12使能带来的功耗浪费。
又参见图3，本实施例的前向检测模块3可包括第二检测端31和第二输出端32，其中，第二检测端31与数据写入接口11电耦合连接，第二输出端32与每个存储单元的使能端121电耦合连接。本实施例中，存储子单元12的使能端121使能的条件包括：与该存储子单元12电耦合连接的第一输出端22输出第一使能信号，以及与该存储子单元12电耦合连接的第二输出端32输出第二使能信号，确保了在各个场景下使用最少的内存资源，最大限度地降低FPGA芯片30的功耗。
参见图4，本实施例的FPGA芯片30还可包括第一逻辑电路4，资源管理模块2和前向检测模块3通过第一逻辑电路4与每个存储子单元12的使能端121电耦合连接。具体的，第一逻辑电路4包括第一输入端、第二输入端以及第三输出端，第一输出端22与第一输入端电耦合连接，第二输出端32与第二输入端电耦合连接，第三输出端与每个存储子单元12的使能端121电耦合连接。第一逻辑电路4可包括或运算、与运算、异或运算和非运算中的至少一种。作为一种可行的实现方式，第一逻辑电路4包括与逻辑器件，第一输出端22输出的信号和第二输出端32输出的信号经与逻辑器件执行与运算后，输出至存储子单元12的使能端121。例如，存储子单元12在其使能端121为高电平时使能，则第一输出端22输出的信号和第二输出端32输出的信号均为高电平时，与逻辑器件才能输出高电平而使得存储子单元12的使能端121为高电平时。
在一些实施例中，待使能的存储子单元12为多个，前向检测模块3在检测到数据写入接口11接收到待写入数据后，根据每帧待写入数据的行地址信息，依次使能多个待使能的存储子单元12，使得当前使能的待使能存储子单元12在上一使能的待使能存储子单元12写入行数据结束后被使能。例如，内存单元1包括4个1K的存储子单元12，FPGA芯片30在检测到有效的待写入数据后，依次使能4个存储子单元12，当第1个存储子单元12被写满之后，再依次开启第2个、第3个、第4个存储子单元12，进一步降低FPGA芯片30的功耗。
在一些实施例中，参见图5，前向检测模块3可包括写地址判断模块33，写地址判断模块33与数据写入接口11电耦合连接，并与每个存储子单元12的使能端121电耦合连接。本实施例的写地址判断模块33用于判断数据写入接口11上当前帧待写入数据的行地址信息，并根据行地址信息，输出第二使能信号至与该行地址信息对应的存储子单元12的使能端121，从而可以保证在不同的分辨率输入条件下，开启对应大小的存储子单元12个数，如待写入数据为8K分辨率，则使能4个2K的存储子单元12；待写入数据为2K分辨率，则使能1个2K的存储子单元12。本实施例中，写地址判断模块33分别经一逻辑判断单元与每个存储子单元12的使能端121电耦合连接。
例如，写地址判断模块33在判断待写入数据的地址信息处于0～2K，则通过与第1个存储子单元12电耦合连接的逻辑判断单元输出第二使能信号，使能第1个存储子单元12；写地址判断模块33在判断待写入数据的地址信息处于2K～4K，则通过与第2个存储子单元12电耦合连接的逻辑判断单元输出第二使能信号，使能第2个存储子单元12；写地址判断模块33在判断待写入数据的地址信息处于4K～6K，则通过与第3个存储子单元12电耦合连接的逻辑判断单元输出第二使能信号，使能第3个存储子单元12；写地址判断模块33在判断待写入数据的地址信息处于6K～8K，则通过与第4个存储子单元12电耦合连接的逻辑判断单元输出第二使能信号，使能第4个存储子单元12。
进一步的，在一些实施例中，写地址判断模块33与每个存储子单元12的使能端121直接电耦合连接。可选的，每个存储子单元12在该存储子单元12的使能端121在高电平时使能，并且，每个存储子单元12在该存储子单元12的使能端121在低电平时处于复位状态。本实施例中，第一输出端22输出高电平且写地址判断模块33输出第二使能信号时，对应存储子单元12使能。
在另一些实施例中，写地址判断模块33与每个存储子单元12的使能端121间接电耦合连接，存储子单元12的使能端121是否使能不仅需要考虑第一输出端22是否输出第一使能信号以及写地址判断模块33是否输出第二使能信号，还需考虑其他模块输出的信号。
例如，参见图5，前向检测模块3还可包括帧数据检测模块34，帧数据检测模块34与数据写入接口11电耦合连接，并与每个存储子单元12的使能端121电耦合连接。本实施例中，数据写入接口11上的数据可包括有效数据(待写入数据)和无效数据(非待写入数据)，其中，有效数据包括特定帧头标识和特定帧尾标识，相邻两帧有效数据之间可能会存在无效数据，无效数据不具有帧头标识和帧尾标识，或者无效数据的帧头标识与有效数据的帧头标识不相同，无效数据的帧尾标识与有效数据的帧尾标识也不相同。数据中的标识位(包括帧头标识和帧尾标识)为逻辑电平，FPGA芯片30在接收到数据后，会将标识位转化为内部逻辑电平(1或0)。帧数据检测模块34用于检测数据写入接口11上的待写入数据的帧头标识和帧尾标识，具体的，帧数据检测模块34根据是否检测到特定帧头标识和特定帧尾标识或者根据检测到的特定帧头标识和特定帧尾标识对应的逻辑电平来判断数据是否为有效数据。本实施例的帧数据检测模块34在检测到特定帧尾标识时，释放所有已使能的存储子单元12，使得所有已使能的存储子单元12的使能端121处于复位状态，防止无效数据被存入内存单元1，并降低FPGA芯片30的功耗。并且，帧数据检测模块34在检测到当前特定帧尾标识之后，检测到下一帧头标识之前，无论写地址判断模块33输出的信号是否为第二使能信号，所有存储子单元12均处于复位状态。具体可通过配置寄存器，保证在当前帧有效数据帧尾一定时间(如10ms)后，一直到下一帧有效数据帧头期间，写地址判断模块33无法触发存储子单元12使能，从而保持内存单元1复位。
帧数据检测模块34在检测到下一帧帧头标识后，若写地址判断模块33输出第二使能信号，则对应存储子单元12使能，即帧数据检测模块34在检测到下一帧帧头标识后，写地址判断模块33才能够触发被释放的存储子单元12重新使能，本实施例中，下一帧有效数据会对之前处于数据写入接口11上的无效数据进行覆盖，写地址判断模块33再重新使能被释放的存储子单元12后，被存入存储子单元12的数据均为有效数据。
本实施例的写地址判断模块33和帧数据检测模块34均通过第一检测端21与数据写入接口11电耦合连接，如图5所示。
又参见图5，FPGA芯片30还可包括第二逻辑电路5，写地址判断模块33和帧数据检测模块34通过第二逻辑电路5与每个存储子单元12的使能端121电耦合连接。可选的，第二逻辑电路5包括或运算、与运算、异或运算和非运算中的至少一种。作为一种可行的实现方式，第二逻辑电路5包括与逻辑器件，写地址判断模块33输出的信号和帧数据检测模块34输出的信号经与逻辑器件执行与运算后，输出至存储子单元12的使能端121。例如，存储子单元12在其使能端121为高电平时使能，帧数据检测模块34在检测到当前帧数据的帧尾标识至检测到下一帧帧头标识之间，输出低电平，使得第二逻辑器件输出低电平至所有已使能的存储子单元12，使得所有已使能的存储子单元12处于复位状态；帧数据检测模块34在检测到下一帧帧头标识后，输出高电平，触发被释放的存储子单元12重新使能。本实施例中，帧数据检测模块34输出高电平且写地址判断模块33输出第二使能信号时，使能对应的存储子单元12。
本实施例中，在资源管理模块2根据电子设备的当前使用状态，输出第一使能信号，以触发内存单元1中的一个或多个存储子单元12使能之后，通过数据写入接口11将待写入数据写入使能的一个或多个存储子单元12，将待写入数据缓存在存储子单元12中。
进一步的，本实施例的FPGA芯片30的资源管理模块2除了具有内存动态申请的功能之外，还具有内存的动态释放功能，具体的，资源管理模块2可根据设定的释放机制，实现存储子单元12的动态释放，释放后存储子单元12处于复位态，进一步避免FPGA的功耗浪费。
结合图2和图3，内存单元1还可包括数据读取接口13，资源管理模块2与数据读取接口13电耦合连接。具体的，资源管理模块2还包括第三检测端23，第三检测端23与数据读取接口13电耦合连接。本实施例中，在数据写入接口11将待写入数据写入使能的一个或多个存储子单元12之后，资源管理模块2通过数据读取接口13检测每个已使能的存储子单元12的数据读取状态。并且，资源管理模块2在根据每个已使能的存储子单元12的数据读取状态，确定出该已使能的存储子单元12满足预设的资源释放策略时，释放该已使能的存储子单元12，使得该已使能的存储子单元12的使能端121处于复位状态。
可采用不同的策略来判断当前被读取数据的存储子单元12是否满足预设的资源释放策略，例如，在一些例子中，资源管理模块2检测数据读取接口13上的读取数据的行地址信息，并确定出数据读取接口13上的读取数据的行地址信息不包含当前已使能的存储子单元12所存储的数据的行地址信息时，确定当前已使能的存储子单元12满足预设的资源释放策略。本实施例中，释放机制是存储子单元12内容被读空时释放。
在另一实施例中，资源管理模块2检测数据读取接口13上的读取数据的行地址信息，并确定出数据读取接口13上的读取数据的行地址信息不包含当前已使能的存储子单元12所存储的数据的行地址信息之后，进一步检测到数据写入接口11未接收到新的待写入数据的时长大于预设时长，或者进一步检测到数据写入接口11上的待写入数据的行地址信息不包含当前已使能的存储子单元12所存储的数据的行地址信息的时长大于预设时长，确定当前已使能的存储子单元12满足预设的资源释放策略。本实施例中，当前已使能的存储子单元12的释放机制是当前已使能的存储子单元12内容被读空且在内容被读空后的预设时长内无新的待写入数据被写入数据写入接口11，或者当前已使能的存储子单元12内容被读空且在内容被读空后的预设时长数据写入接口11上的待写入数据不包含写入该当前已使能的存储子单元12的数据。其中，预设时长可根据需要设定，如10秒、20秒、30秒或其他。
资源管理模块2在释放当前已使能的存储子单元12之后，若检测到数据写入接口11接收到新的待写入数据，则重新使能被释放的存储子单元12。例如拍摄装置进行拍摄时，当存储子单元12使能后被存入一行数据，接着这一行数据又被读走，在没有收到新的数据之前，可以复位存储子单元12，降低功耗，直到FPGA接收到新的待写入数据，才会再次使能该被释放的存储子单元12，将新的待写入数据存入该存储子单元12。
在一具体实施例中，参见图6，FPGA芯片30应用在相机中，FPGA芯片30包括RAM100的大小为8K，RAM100包括2K的RAM101、2K的RAM102、2K的RAM103以及2K的RAM104。当相机处于拍摄状态时，需要8K的内存资源，RAM101、RAM102、RAM103和RAM104均使能；当相机处于视频回放状态时，需要1080P的内存资源，RAM101使能。
在特定使用场景下，相比未进行优化的FPGA芯片30，优化后的FPGA芯片30的功耗降低了30％。
在一可替代实施例中，FPGA芯片包括资源管理模块2，但不具有前向检测模块3。该替代实施例中，资源管理模块2在检测到数据写入接口11接收到待写入数据后，根据待写入数据的大小，输出使能信号，以触发内存单元1中的一个或多个存储子单元12使能。与上述实施例的FPGA芯片30不同的是，替代实施例的资源管理模块2在确定存在有效待写入数据后，直接根据待写入数据的大小，使能多个存储子单元12中的一个或多个存储子单元12。例如，内存单元1包括4个2K存储子单元12，当数据写入接口11当前接收到的待写入数据为8K大小，则这4个存储子单元12的使能端121电耦合连接的第一输出端22均输出使能信号，触发这4个存储子单元12使能，将8K大小待写入数据存入4个存储子单元12；当数据写入接口11当前接收到的待写入数据为1080P大小，则与这4个存储子单元12的使能端121电耦合连接的第一输出端22中的一个输出使能信号，使得其中1个存储子单元12使能，将1080P大小待写入数据存入该使能的存储子单元12。
替代实施例的其他部分与上述实施例的FPGA芯片30相类似。
该替代实施例的FPGA芯片在封装时，对内存单元1进行了划分，将内存单元1划分成多个存储子单元12，在使用时，根据数据写入接口11上的待写入数据的大小，触发内存单元1中的一个或多个存储子单元12使能，实现了内存资源的动态申请，确保在各个场景下使用最少的内存资源，最大限度的降低了FPGA芯片的功耗，使得FPGA芯片能够满足功耗要求较高的电子设备；并且，本发明降低FPGA芯片功耗的方法灵活性强。
本发明实施例还提供一种电子设备，该电子设备可包括采集模块和/或数据存储模块20以及上述实施例一或实施例二所述的FPGA芯片30。
其中，数据写入接口11与数据采集模块10和/或数据存储模块20电耦合连接，数据采集模块10用于采集数据并将采集的数据发送至数据写入接口11和/或数据存储模块20将该数据存储模块20所存储的数据发送至数据写入接口11。
在一实施例中，参见图7，电子设备包括数据采集模块10和FPGA芯片30，数据采集模块10与FPGA芯片30电耦合连接。以电子设备为拍摄装置为例，本实施例中，使用拍摄装置进行拍摄(拍摄装置处于拍摄状态)，数据采集模块10为拍摄装置的图像采集装置，图像采集装置采集图像，并将图像发送至FPGA芯片30，FPGA芯片30将图像缓存在内存单元1中。进一步的，电子设备还可包括后端模块，该后端模块可为图像处理模块或数据存储模块20(SD卡或固态硬盘SSD)。图像处理模块可读取缓存在内存单元1中的图像并进行图像处理，数据存储模块20可读取缓存在内存单元1中的图像并进行存储。
在另一实施例中，参见图8，电子设备包括数据存储模块20和FPGA芯片30，数据存储模块20与FPGA芯片30电耦合连接。以电子设备为拍摄装置为例，本实施例中，使用拍摄装置的显示屏(如LCD显示屏)对历史拍摄的图像进行回放(拍摄装置处于视频回放状态)，数据存储模块20为拍摄装置的数据存储模块20，数据存储模块20将该数据存储模块20所存储的图像发送至FPGA芯片30，FPGA芯片30将图像缓存在内存单元1中。进一步的，电子设备还可包括后端模块，该后端模块可为显示驱动模块，该显示驱动模块可读取内存单元1中的图像并通过拍摄装置的显示屏进行显示。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本发明实施例所提供的FPGA芯片和具有该FPGA芯片的电子设备进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (60)

1.一种FPGA芯片，所述FPGA芯片应用于电子设备中；其特征在于，所述FPGA芯片包括：
内存单元，所述内存单元包括数据写入接口，且所述内存单元具有多个存储子单元，每个存储子单元包括使能端；和
资源管理模块，所述资源管理模块与所述数据写入接口电耦合连接，并与每个存储单元的使能端电耦合连接；
所述资源管理模块能够通过所述数据写入接口获取所述电子设备的当前使用状态，并根据所述电子设备的当前使用状态，输出第一使能信号，以触发所述内存单元中的一个或多个存储子单元使能。
2.根据权利要求1所述的FPGA芯片，其特征在于，多个所述存储子单元的大小相等。
3.根据权利要求1所述的FPGA芯片，其特征在于，所述电子设备为相机，所述使用状态包括以下至少一种：
拍摄状态、视频回放状态。
4.根据权利要求1所述的FPGA芯片，其特征在于，所述资源管理模块包括第一检测端和第一输出端，所述第一检测端与所述数据写入接口电耦合连接，所述第一输出端与每个存储单元的使能端电耦合连接。
5.根据权利要求1或4所述的FPGA芯片，其特征在于，所述资源管理模块根据所述电子设备的当前使用状态对应的待写入数据的大小，输出第一使能信号。
6.根据权利要求5所述的FPGA芯片，其特征在于，所述FPGA还包括前向检测模块，所述前向检测模块与所述数据写入接口电耦合连接，并与每个存储子单元的使能端电耦合连接；
所述资源管理模块根据所述电子设备的当前使用状态对应的待写入数据的大小，输出第一使能信号，以触发所述内存单元中的一个或多个存储子单元处于待使能状态；
所述前向检测模块在检测到所述数据写入接口接收到待写入数据后，输出第二使能信号，以使能所述待使能的存储子单元。
7.根据权利要求6所述的FPGA芯片，其特征在于，所述FPGA芯片还包括第一逻辑电路，所述资源管理模块和所述前向检测模块通过所述第一逻辑电路与每个存储子单元的使能端电耦合连接。
8.根据权利要求7所述的FPGA芯片，其特征在于，所述第一逻辑电路包括或运算、与运算、异或运算和非运算中的至少一种。
9.根据权利要求6所述的FPGA芯片，其特征在于，所述待使能的存储子单元为多个；
所述前向检测模块在检测到所述数据写入接口接收到待写入数据后，根据每帧待写入数据的行地址信息，依次使能所述多个待使能的存储子单元，使得当前使能的待使能存储子单元在上一使能的待使能存储子单元写入行数据结束后被使能。
10.根据权利要求9所述的FPGA芯片，其特征在于，所述前向检测模块包括写地址判断模块，所述写地址判断模块与所述数据写入接口电耦合连接，并与每个存储子单元的使能端电耦合连接；
所述写地址判断模块用于判断所述数据写入接口上当前帧待写入数据的行地址信息，并根据所述行地址信息，输出第二使能信号至与该行地址信息对应的存储子单元的使能端。
11.根据权利要求10所述的FPGA芯片，其特征在于，所述前向检测模块还包括帧数据检测模块，所述帧数据检测模块与所述数据写入接口电耦合连接，并与每个存储子单元的使能端电耦合连接；
所述帧数据检测模块用于检测所述数据写入接口上当前帧待写入数据的帧头标识和帧尾标识；
所述帧数据检测模块在检测到特定帧尾标识时，释放所有已使能的存储子单元，使得所有已使能的存储子单元的使能端处于复位状态；
所述帧数据检测模块在检测到特定帧头标识之后，若写地址判断模块输出第二使能信号，则使能对应的存储子单元。
12.根据权利要求11所述的FPGA芯片，其特征在于，所述FPGA芯片还包括第二逻辑电路，所述写地址判断模块和所述帧数据检测模块通过所述第二逻辑电路与每个存储子单元的使能端电耦合连接。
13.根据权利要求12所述的FPGA芯片，其特征在于，所述第二逻辑电路包括或运算、与运算、异或运算和非运算中的至少一种。
14.根据权利要求1所述的FPGA芯片，其特征在于，所述资源管理模块在检测到所有存储子单元的使能端处于复位状态之后，根据所述电子设备的当前使用状态，输出第一使能信号，以触发所述内存单元中的一个或多个存储子单元使能。
15.根据权利要求1所述的FPGA芯片，其特征在于，在所述资源管理模块根据所述电子设备的当前使用状态，输出第一使能信号，以触发所述内存单元中的一个或多个存储子单元使能之后，通过所述数据写入接口将待写入数据写入所述使能的一个或多个存储子单元。
16.根据权利要求15所述的FPGA芯片，其特征在于，所述内存单元还包括数据读取接口，所述资源管理模块与所述数据读取接口电耦合连接；
在所述数据写入接口将所述待写入数据写入所述使能的一个或多个存储子单元之后，所述资源管理模块通过所述数据读取接口检测每个已使能的存储子单元的数据读取状态；
并且，所述资源管理模块在根据每个已使能的存储子单元的数据读取状态，确定出该已使能的存储子单元满足预设的资源释放策略时，释放该已使能的存储子单元，使得该已使能的存储子单元的使能端处于复位状态。
17.根据权利要求16所述的FPGA芯片，其特征在于，所述资源管理模块检测所述数据读取接口上的读取数据的行地址信息，并确定出所述数据读取接口上的读取数据的行地址信息不包含当前已使能的存储子单元所存储的数据的行地址信息时，确定当前已使能的存储子单元满足预设的资源释放策略。
18.根据权利要求17所述的FPGA芯片，其特征在于，所述资源管理模块确定当前已使能的存储子单元满足预设的资源释放策略进一步包括：
在所述资源管理模块检测所述数据读取接口上的读取数据的行地址信息，并确定出所述数据读取接口上的读取数据的行地址信息不包含当前已使能的存储子单元所存储的数据的行地址信息之后，
进一步检测到所述数据写入接口未接收到新的待写入数据的时长大于预设时长，或者，
进一步检测到所述数据写入接口上的待写入数据的行地址信息不包含所述当前已使能的存储子单元所存储的数据的行地址信息的时长大于预设时长。
19.根据权利要求16所述的FPGA芯片，其特征在于，所述资源管理模块在释放所述当前已使能的存储子单元之后，若检测到所述数据写入接口接收到新的待写入数据，则重新使能所述被释放的存储子单元。
20.根据权利要求1所述的FPGA芯片，其特征在于，所述内存单元为RAM。
21.一种电子设备，其特征在于，所述电子设备包括：
数据采集模块和/或数据存储模块；以及
FPGA芯片，包括内存单元和资源管理模块，所述内存单元包括数据写入接口，且所述内存单元具有多个存储子单元，每个存储子单元包括使能端；所述资源管理模块与所述数据写入接口电耦合连接，并与每个存储单元的使能端电耦合连接；
所述数据写入接口与数据采集模块和/或数据存储模块电耦合连接；
所述数据采集模块用于采集数据并将采集的数据发送至所述数据写入接口和/或所述数据存储模块将该数据存储模块所存储的数据发送至所述数据写入接口；
所述资源管理模块能够通过所述数据写入接口获取所述电子设备的当前使用状态，并根据所述电子设备的当前使用状态，输出第一使能信号，以触发所述内存单元中的一个或多个存储子单元使能。
22.根据权利要求21所述的电子设备，其特征在于，多个所述存储子单元的大小相等。
23.根据权利要求21所述的电子设备，其特征在于，所述电子设备为相机，所述使用状态包括以下至少一种：
拍摄状态、视频回放状态。
24.根据权利要求21所述的电子设备，其特征在于，所述资源管理模块包括第一检测端和第一输出端，所述第一检测端与所述数据写入接口电耦合连接，所述第一输出端与每个存储单元的使能端电耦合连接。
25.根据权利要求21或24所述的电子设备，其特征在于，所述资源管理模块根据所述电子设备的当前使用状态对应的待写入数据的大小，输出第一使能信号。
26.根据权利要求25所述的电子设备，其特征在于，所述FPGA还包括前向检测模块，所述前向检测模块与所述数据写入接口电耦合连接，并与每个存储子单元的使能端电耦合连接；
所述资源管理模块根据所述电子设备的当前使用状态对应的待写入数据的大小，输出第一使能信号，以触发所述内存单元中的一个或多个存储子单元处于待使能状态；
所述前向检测模块在检测到所述数据写入接口接收到待写入数据后，输出第二使能信号，以使能所述待使能的存储子单元。
27.根据权利要求26所述的电子设备，其特征在于，所述FPGA芯片还包括第一逻辑电路，所述资源管理模块和所述前向检测模块通过所述第一逻辑电路与每个存储子单元的使能端电耦合连接。
28.根据权利要求27所述的电子设备，其特征在于，所述第一逻辑电路包括或运算、与运算、异或运算和非运算中的至少一种。
29.根据权利要求26所述的电子设备，其特征在于，所述待使能的存储子单元为多个；
所述前向检测模块在检测到所述数据写入接口接收到待写入数据后，根据每帧待写入数据的行地址信息，依次使能所述多个待使能的存储子单元，使得当前使能的待使能存储子单元在上一使能的待使能存储子单元写入行数据结束后被使能。
30.根据权利要求29所述的电子设备，其特征在于，所述前向检测模块包括写地址判断模块，所述写地址判断模块与所述数据写入接口电耦合连接，并与每个存储子单元的使能端电耦合连接；
所述写地址判断模块用于判断所述数据写入接口上当前帧待写入数据的行地址信息，并根据所述行地址信息，输出第二使能信号至与该行地址信息对应的存储子单元的使能端。
31.根据权利要求30所述的电子设备，其特征在于，所述前向检测模块还包括帧数据检测模块，所述帧数据检测模块与所述数据写入接口电耦合连接，并与每个存储子单元的使能端电耦合连接；
所述帧数据检测模块用于检测所述数据写入接口上当前帧待写入数据的帧头标识和帧尾标识；
所述帧数据检测模块在检测到特定帧尾标识时，释放所有已使能的存储子单元，使得所有已使能的存储子单元的使能端处于复位状态；
所述帧数据检测模块在检测到特定帧头标识之后，若写地址判断模块输出第二使能信号，则使能对应的存储子单元。
32.根据权利要求31所述的电子设备，其特征在于，所述FPGA芯片还包括第二逻辑电路，所述写地址判断模块和所述帧数据检测模块通过所述第二逻辑电路与每个存储子单元的使能端电耦合连接。
33.根据权利要求32所述的电子设备，其特征在于，所述第二逻辑电路包括或运算、与运算、异或运算和非运算中的至少一种。
34.根据权利要求21所述的电子设备，其特征在于，所述资源管理模块在检测到所有存储子单元的使能端处于复位状态之后，根据所述电子设备的当前使用状态，输出第一使能信号，以触发所述内存单元中的一个或多个存储子单元使能。
35.根据权利要求21所述的电子设备，其特征在于，在所述资源管理模块根据所述电子设备的当前使用状态，输出第一使能信号，以触发所述内存单元中的一个或多个存储子单元使能之后，通过所述数据写入接口将待写入数据写入所述使能的一个或多个存储子单元。
36.根据权利要求35所述的电子设备，其特征在于，所述内存单元还包括数据读取接口，所述资源管理模块与所述数据读取接口电耦合连接；
在所述数据写入接口将所述待写入数据写入所述使能的一个或多个存储子单元之后，所述资源管理模块通过所述数据读取接口检测每个已使能的存储子单元的数据读取状态；
并且，所述资源管理模块在根据每个已使能的存储子单元的数据读取状态，确定出该已使能的存储子单元满足预设的资源释放策略时，释放该已使能的存储子单元，使得该已使能的存储子单元的使能端处于复位状态。
37.根据权利要求36所述的电子设备，其特征在于，所述资源管理模块检测所述数据读取接口上的读取数据的行地址信息，并确定出所述数据读取接口上的读取数据的行地址信息不包含当前已使能的存储子单元所存储的数据的行地址信息时，确定当前已使能的存储子单元满足预设的资源释放策略。
38.根据权利要求37所述的电子设备，其特征在于，所述资源管理模块确定当前已使能的存储子单元满足预设的资源释放策略进一步包括：
在所述资源管理模块检测所述数据读取接口上的读取数据的行地址信息，并确定出所述数据读取接口上的读取数据的行地址信息不包含当前已使能的存储子单元所存储的数据的行地址信息之后，
进一步检测到所述数据写入接口未接收到新的待写入数据的时长大于预设时长，或者，
进一步检测到所述数据写入接口上的待写入数据的行地址信息不包含所述当前已使能的存储子单元所存储的数据的行地址信息的时长大于预设时长。
39.根据权利要求36所述的电子设备，其特征在于，所述资源管理模块在释放所述当前已使能的存储子单元之后，若检测到所述数据写入接口接收到新的待写入数据，则重新使能所述被释放的存储子单元。
40.根据权利要求21所述的电子设备，其特征在于，所述内存单元为RAM。
41.一种FPGA芯片，所述FPGA芯片应用于电子设备中；其特征在于，所述FPGA芯片包括：
内存单元，所述内存单元包括数据写入接口，且所述内存单元具有多个存储子单元，每个存储子单元包括使能端；和
资源管理模块，所述资源管理模块与所述数据写入接口电耦合连接，并与每个存储单元的使能端电耦合连接；
所述资源管理模块在检测到所述数据写入接口接收到待写入数据后，根据所述待写入数据的大小，输出使能信号，以触发所述内存单元中的一个或多个存储子单元使能。
42.根据权利要求41所述的FPGA芯片，其特征在于，多个所述存储子单元的大小相等。
43.根据权利要求41所述的FPGA芯片，其特征在于，所述资源管理模块包括第一检测端和第一输出端，所述第一检测端与所述数据写入接口电耦合连接，所述第一输出端与每个存储单元的使能端电耦合连接。
44.根据权利要求41所述的FPGA芯片，其特征在于，所述资源管理模块在检测到所有存储子单元的使能端处于复位状态之后，根据所述待写入数据的大小，输出使能信号，以触发所述内存单元中的一个或多个存储子单元使能。
45.根据权利要求41所述的FPGA芯片，其特征在于，在所述资源管理模块根据所述待写入数据的大小，输出使能信号，以触发所述内存单元中的一个或多个存储子单元使能之后，通过所述数据写入接口将待写入数据写入所述使能的一个或多个存储子单元。
46.根据权利要求45所述的FPGA芯片，其特征在于，所述内存单元还包括数据读取接口，所述资源管理模块与所述数据读取接口电耦合连接；
在所述数据写入接口将所述待写入数据写入所述使能的一个或多个存储子单元之后，所述资源管理模块通过所述数据读取接口检测每个已使能的存储子单元的数据读取状态；
并且，所述资源管理模块在根据每个已使能的存储子单元的数据读取状态，确定出该已使能的存储子单元满足预设的资源释放策略时，释放该已使能的存储子单元，使得该已使能的存储子单元的使能端处于复位状态。
47.根据权利要求45所述的FPGA芯片，其特征在于，所述资源管理模块检测所述数据读取接口上的读取数据的行地址信息，并确定出所述数据读取接口上的读取数据的行地址信息不包含当前已使能的存储子单元所存储的数据的行地址信息时，确定当前已使能的存储子单元满足预设的资源释放策略。
48.根据权利要求47所述的FPGA芯片，其特征在于，所述资源管理模块确定当前已使能的存储子单元满足预设的资源释放策略进一步包括：
在所述资源管理模块检测所述数据读取接口上的读取数据的行地址信息，并确定出所述数据读取接口上的读取数据的行地址信息不包含当前已使能的存储子单元所存储的数据的行地址信息之后，
进一步检测到所述数据写入接口未接收到新的待写入数据的时长大于预设时长，或者，
进一步检测到所述数据写入接口上的待写入数据的行地址信息不包含所述当前已使能的存储子单元所存储的数据的行地址信息的时长大于预设时长。
49.根据权利要求46所述的FPGA芯片，其特征在于，所述资源管理模块在释放所述当前已使能的存储子单元之后，若检测到所述数据写入接口接收到新的待写入数据，则重新使能所述被释放的存储子单元。
50.根据权利要求41所述的FPGA芯片，其特征在于，所述内存单元为RAM。
51.一种电子设备，其特征在于，所述电子设备包括：
数据采集模块和/或数据存储模块；以及
FPGA芯片，包括内存单元和资源管理模块，所述内存单元包括数据写入接口，且所述内存单元具有多个存储子单元，每个存储子单元包括使能端；所述资源管理模块与所述数据写入接口电耦合连接，并与每个存储单元的使能端电耦合连接；
所述数据写入接口与数据采集模块和/或数据存储模块电耦合连接；
所述数据采集模块用于采集数据并将采集的数据发送至所述数据写入接口和/或所述数据存储模块将该数据存储模块所存储的数据发送至所述数据写入接口；
所述资源管理模块在检测到所述数据写入接口接收到待写入数据后，根据所述待写入数据的大小，输出使能信号，以触发所述内存单元中的一个或多个存储子单元使能。
52.根据权利要求51所述的电子设备，其特征在于，多个所述存储子单元的大小相等。
53.根据权利要求51所述的电子设备，其特征在于，所述资源管理模块包括第一检测端和第一输出端，所述第一检测端与所述数据写入接口电耦合连接，所述第一输出端与每个存储单元的使能端电耦合连接。
54.根据权利要求51所述的电子设备，其特征在于，所述资源管理模块在检测到所有存储子单元的使能端处于复位状态之后，根据所述待写入数据的大小，输出使能信号，以触发所述内存单元中的一个或多个存储子单元使能。
55.根据权利要求51所述的电子设备，其特征在于，在所述资源管理模块根据所述待写入数据的大小，输出使能信号，以触发所述内存单元中的一个或多个存储子单元使能之后，通过所述数据写入接口将待写入数据写入所述使能的一个或多个存储子单元。
56.根据权利要求55所述的电子设备，其特征在于，所述内存单元还包括数据读取接口，所述资源管理模块与所述数据读取接口电耦合连接；
在所述数据写入接口将所述待写入数据写入所述使能的一个或多个存储子单元之后，所述资源管理模块通过所述数据读取接口检测每个已使能的存储子单元的数据读取状态；
并且，所述资源管理模块在根据每个已使能的存储子单元的数据读取状态，确定出该已使能的存储子单元满足预设的资源释放策略时，释放该已使能的存储子单元，使得该已使能的存储子单元的使能端处于复位状态。
57.根据权利要求55所述的电子设备，其特征在于，所述资源管理模块检测所述数据读取接口上的读取数据的行地址信息，并确定出所述数据读取接口上的读取数据的行地址信息不包含当前已使能的存储子单元所存储的数据的行地址信息时，确定当前已使能的存储子单元满足预设的资源释放策略。
58.根据权利要求57所述的电子设备，其特征在于，所述资源管理模块确定当前已使能的存储子单元满足预设的资源释放策略进一步包括：
在所述资源管理模块检测所述数据读取接口上的读取数据的行地址信息，并确定出所述数据读取接口上的读取数据的行地址信息不包含当前已使能的存储子单元所存储的数据的行地址信息之后，
进一步检测到所述数据写入接口未接收到新的待写入数据的时长大于预设时长，或者，
进一步检测到所述数据写入接口上的待写入数据的行地址信息不包含所述当前已使能的存储子单元所存储的数据的行地址信息的时长大于预设时长。
59.根据权利要求56所述的电子设备，其特征在于，所述资源管理模块在释放所述当前已使能的存储子单元之后，若检测到所述数据写入接口接收到新的待写入数据，则重新使能所述被释放的存储子单元。
60.根据权利要求51所述的电子设备，其特征在于，所述内存单元为RAM。
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