CN111247634A - 用于芯片间通信接口的分布式静电放电保护 - Google Patents
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Abstract
使经导电垫所接收的静电放电通过多抽头电感器,所述多抽头电感器具有将所述导电垫连接到信号处理电路的信号路径,所述多抽头电感器具有位于从所述导电垫到所述信号处理电路的信号路径的各个位置的一系列抽头;通过所述一系列抽头将所述静电放电分配为多个电流,其中所述多个电流的幅度由连接到所述一系列抽头中的各个抽头的电流分配电阻器控制;以及使用连接到所述多个电流分配电阻器的多个静电放电(ESD)电路消散所述多个电流。
Description
相关申请的交叉引用
本申请要求申请号为15/709,318,申请日为2017年9月19日,发明人为KiarashGharibdoust,Armin Tajalli和Christoph Walter,名称为“用于芯片间通信接口的分布式静电放电保护”的美国专利申请的优先权,并通过引用将其内容整体并入本文,以供所有目的之用。
技术领域
本发明总体涉及通信系统电路,尤其涉及对外部集成电路信号连接的保护,以使其免受静电放电(ESD)的影响。
背景技术
长期以来,人们一直认为集成电路元件很容易因高压能量释放到外部连接中而被损坏或破坏,例如在制造过程中的手动操作或机器插入。众所周知的静电放电模型,例如人体放电模型(HBM),组件充电模式(CDM)和机器放电模型(MM),提供了与此类故障事件相关的电压,峰值持续时间和放电能量的代表性示例。
现有技术的静电放电(ESD)保护电路依靠串联电阻器或电感器来限制故障电流,以及依靠钳位二极管来限制故障电压,以引入明显的频率相关信号衰减。遗憾的是,同样这些元件极大地降低了非故障信号通道的频率响应,从而影响了高性能通信。
发明内容
本文中描述的实施例以通过将限流电感划分成多个部分并且在多个部分上布置电压钳位组件以在可用的ESD保护网络上均匀地分配故障电流来减轻这些有害特性。
描述了方法和系统使经导电垫所接收的静电放电通过多抽头电感器,所述多抽头电感器具有将所述导电垫连接到信号处理电路的信号路径,所述多抽头电感器具有位于从所述导电垫到所述信号处理电路的信号路径的各个位置的一系列抽头;通过所述一系列抽头将所述静电放电分配为多个电流,其中所述多个电流的幅度由连接到所述一系列抽头中的各个抽头的电流分配电阻器控制;以及使用连接到所述多个电流分配电阻器的多个静电放电电路消散所述多个电流。
本发明内容部分旨在以简化形式介绍一些概念,这些概念将在下面的详细描述中作进一步介绍。本发明内容部分并非用于确定所要求保护的主题的关键或必要特征,也并非用于帮助确定所要求保护的主题的范围。通过阅读详细说明和所包括的附图,本实施例的其他目的和/或优点对于本领域的普通技术人员将是容易理解的。
附图说明
图1为分布式静电放电保护电路的一个实施例的示意图。
图2示出了图1所示的元件的堆叠布置。
图3示出了如图1中的实施例的两个物理布局图。
图4为根据一些实施例的用于分布式ESD保护的方法的框图。
图5A和5B是根据一些实施例的用于多线总线的S参数仿真结果。
具体实施方式
集成电路装置与外部世界之间的物理和电气接口代表电路设计者的受控世界与现实世界的不受约束的可变性之间的分界。尽管内部电路可以在皮安和毫伏的电平下运行,但是由静电放电引起的静电瞬变可能会诱发数百伏的放电脉冲至其外部连接。因此,通过静电放电(ESD)保护电路来对外部连接进行保护。
众所周知的静电放电模型,例如人体放电模型(HBM),组件充电模式(CDM)和机器放电模型(MM),提供了与此类瞬态故障事件相关的电压,峰值持续时间和放电能量的代表性示例。此类模型中的能量源通常代表充电至400-1000伏的100微微法拉电容。诸如[Ito],[Linten],[Navid]中描述的已知技术的静电放电(ESD)保护电路依靠串联电阻器或电感器来限制产生的放电电流,以及依靠钳位二极管或晶闸管来限制故障电压。遗憾的是,同样的这些元件也会显着降低非故障信号通道的频率响应,从而影响高性能通信。尤其是,足够大的可以处理故障电流的钳位二极管的结电容和体电容会与限流串联电感发生谐振,因此所导致的与频率有关的端接异常会严重影响通信信号的完整性。
本文实施例用于提供分布式ESD(DESD)电路以将ESD事件分布为通过电感器的多个抽头的多个电流。此外,描述了利用接触垫(或“凸块”)下方的晶片区域来放置电感器以减少用于DESD电路的晶片区域的实施例。通过将单个较大的ESD二极管电容分成几个较小的ESD二极管电容,分布式匹配网络可提供增加的带宽。在这样的实施例中,每个ESD的较小的电容被某些频率处的相应电感所抵消,该电感被设计为在所关注的频带内。这样的实施例在匹配网络中产生多个谐振频率,因此,改善了系统的S参数“S11”。
向量信令码
如[Shokrollahi I]中所述,向量信令码使得能够在通信介质上进行有效的数据通信,该通信介质可以由多个基本并行的线路组成。对于正交差分向量信令(ODVS)码,可以在N个有线信道上传输多达N-1个二进制数据位。以[Shokrollahi I]中的Glasswing代码为例,可以利用四个不同值的字母表将N-1=5个二进制比特编码成N=6的符号码字。
有效编码和解码Glasswing代码的能力有助于高速操作。作为一个示例,[Shokrollahi I]描述了Glasswing码的一个实施例,它以每秒25个Giga码字(25GHz)(即40皮秒的单位时间间隔)运行。在这些显著的信号速率下,在不显著影响这些连接上的通信完整性的情况下,不能使用用于外部集成电路连接的常规静电放电(ESD)保护方法。本发明的后续示例将使用Glasswing代码及其六线路总线的实施例来进行描述,而并不意味着限制。
图5A和5B示出了上述Glasswing代码的S参数的仿真结果。如图所示,每个仿真包括六个波形,每个波形对应于在多线路总线上的六条线路中的一条上执行的仿真。两种仿真都包括接近12.5GHz的谐振频率,该频率对应于上述25GHz数据速率的奈奎斯特频率,并且接近零值。
组合式端接和ESD电路
为了最小化时偏和符号间干扰,理想情况下,每个向量信令码信道应使用与传输介质匹配的阻抗进行端接。信号完整性分析表明了使用分裂T(split-T)端接电感(即同时具有串联通过元件和并联或分流端接元件的电感)的可取性,并且本发明所述的方法可减轻ESD的钳位二极管的寄生电容的影响。
众所周知,在静态放电脉冲期间,如由普通ESD模型产生的瞬态信号会向外部集成电路连接中注入大量峰值电流。因此,对于一定范围的脉冲波形,串联电感器或线圈的限流影响可以由线圈材料的感抗和欧姆电阻来表示。为了避免歧义,下面的描述将使用术语“有效阻抗”来描述所导致的故障脉冲电流限制因数,而“电阻”来描述简单的电阻限制,但应理解的是,在一些实施例中(例如具有缓慢上升或持续时间长的故障脉冲波形)有效阻抗将主要从电路的欧姆电阻中获得,而在其他实施例中(例如具有快速上升或短持续时间的故障脉冲波形),有效阻抗可通过电路的感应磁阻的影响而被增加。
图1是用于网络接口实施例的一条线路的匹配网络100的示意图。键合导电垫110提供到集成电路的外部连接。在一些实施例中,可选地为凸块,硅通孔(TSV)或其他等效的外部连接。所示的信号输出135连接到数字接收机的第一有源处理级,在这里被表示为连续时间线性均衡器或CTLE,而并非进行限制。
如图1所示,用于传输线匹配的多抽头电感器(可能是T形线圈电感器)被分为三部分;串联部分120和130,以及并联部分140。进一步示出了用于网络接口的该线路的终端电阻器180。尽管示出了端接电阻器180在节点190处连接到信号地,但是在一些实施例中,所有网络线路的端接将星形连接到公共节点。在第一实施例中,向该公共节点提供源自本地调压器的共模或公共偏置电压。在第二实施例中,如[Shokrollahi I]中所描述的,由于向量信令码本身的平衡性质,该公共节点形成了共模或公共偏置电压。在至少一个实施例中,在公共节点与地或Vss之间提供电容性滤波或去耦。
ESD保护电路155,165,175在这里由连接到Vdd和Vss的成对的二极管表示,并且沿着从接合垫110到输出135经一系列抽头的串联信号路径分布。如图所示,每个ESD保护电路通过相应的电流分配电阻器连接到一系列抽头中的相应抽头。将故障电流分配到两个或多个放电电流中可减少正常工作期间寄生电容的影响,并且允许在静态放电事件中将故障电流分布在多个ESD钳位元件上。
120和130的有效阻抗逐渐衰减ESD事件的峰值电流,因此,如果不作进一步校正,ESD保护电路155将承受比165或175大的ESD应力。电流分配电阻器150、160、170使这些应力相等,从而允许故障电流作为多个放电电流在多个ESD钳位元件上均匀分布。
在第一实施例中,电流分配电阻器150、160、170的电阻值逐渐减小,其中具有最高电阻值的电流分配电阻器150最靠近输入键合垫或凸块110,具有中间电阻值的电流分配电阻器160通过一个电感部分120与电流分配电阻器150隔开,而具有最低电阻值的电流分配电阻器通过两个电感部分120和130与电流分配电阻器150隔开。在第二实施例中,电流分配电阻器150、160和170的电阻值至少部分与电感部分120和130的有效阻抗相关。应当注意,尽管在图1中示出了三个部分,但是,通常在这种分布式ESD网络中可以使用两个或更多个部分,包括一个并联部分和至少一个串联部分。
在至少一个实施例中,可以通过如下等式计算电流分配电阻器R1-R3的值:
R2=RL2+R3 (等式1)
R1=(2*RL1)+R2 (等式2)
尤其,在R3=0的至少一个实施例中,在以下情况下可以获得近似相等的故障电流分配:
可以执行类似的计算以获得使用更少或更多数量的感应部分和ESD保护电路的分布式ESD实施例的期望的分布式故障电流。
上面的等式给出了一种示例性的关系以在各个抽头中分配电流,但是应当注意的是,也可以利用其他关系。例如,一些实施例可以平衡通过每个路径释放的电流量,而其他实施例可以在整个路径上不均匀地分布电流。类似地,如二极管之类的ESD保护装置可以具有相等的尺寸,或者可以按比例缩放尺寸和故障电流承载能力。
在电流分配被设计为不均匀的一些实施例中(因此,ESD设备在设计上可能具有不同的尺寸),上述等式可以如下进行修改。在使用不均匀电流分配的此类实施例更倾向于使用不同尺寸的ESD保护器件。这样的示例可以将较大的ESD器件并入朝向导电垫,而将较小的ESD器件并入至输出。在这样的实施例中,在导电垫附近可以有更多的空间,并且较大部分静电放电可以分布在较大的ESD器件中。将ESD设备155、165和175的电流分配权重分别视为“1”,“a”和“b”,其中“a”和“b”代表相对于ESD设备155的电流分配权重的相对电流分配权重。等式上面的1和2现在可以写成:
R2×a=(RL2+R3)×b; (等式5)
R1=(a+b)×RL1+a×R2 (等式6)
在以上实施例中,电阻器值可以由有效阻抗代替以反映频率依赖性。在一些实施例中,用电感器代替一个或多个电流分配电阻器R1-R3可以允许调谐与系统相关联的谐振频率。可替代地,可以将电感器与电流分配电阻器串联地包括在内,以调节谐振频率。
在一些实施例中,最接近导电垫的第一ESD器件的尺寸比DESD电路中的第二ESD器件的尺寸大1.3-2.0倍。比率在此范围内的设备可在保护电路的第一级中提供待被释放的更大的电流,同时仍可为宽带操作提供增强的频率响应。在一些实施例中,第二ESD设备可以与第一ESD设备相邻,或者在第一和第二ESD设备之间可以存在第三ESD设备。在一些实施例中,第一ESD器件比第二ESD器件大1.5倍。在这样的实施例中,第一ESD装置可以将ESD事件的较大部分以相对于随后的放电电流较大的电流进行放电。
当前的集成电路工艺提供了适合于制造感应线圈的多个金属化层。一个实施例将感应段120、130、140制造为两个或更多个金属化层的堆叠,其中每个层包括一个或多个匝的线圈。第二实施例扩展了该堆叠,以包括在顶部金属化层上的垫或凸块,以及在垫或凸块下方的下部金属层上的电感部分。第三实施例进一步扩展了这种堆叠概念,其中电流分配电阻器150、160、170从电感线圈抽头连接到在集成电路的下面的有源半导体层中制造的二极管或其他ESD钳位元件。
在图2中示出了这种堆叠的示意图。凸块/垫110由顶部金属化层制成,并且通过通孔220连接至由在凸块/垫下方的金属化层制成的抽头串联电感器230。类似地,通孔240和电感器250在第三金属化层上继续该堆叠结构。电流分配电阻器150、160、170将电感器部分连接到ESD保护电路155、165、175。端接电阻器140可提供网络线路的匹配的端接阻抗。
图3示出了利用这种堆叠式布局布置的实施例的两个视图,其中多抽头电感器线圈位于凸块/垫下方,并且电感抽头连接至故障电流分配电阻器。在该设计中使用的特定制造过程中,可用的电阻材料具有非常高的每平方欧姆值,因此可以将所示的低欧姆电阻器设计为具有宽的宽高比。这些视图中未显示ESD保护二极管,并且它们位于所示层的下方。如图所示,通过放置多抽头电感器来重新使用凸块/垫下方的芯片的晶片区域。在这样的实施例中,在凸块/垫处发生的ESD事件经由设置在凸块/焊盘下方的一个或多个电路层上的多抽头电感器被分配为通过多个ESD保护二极管的多个放电电流。这样的实施例减小了凸块/垫和DESD电路的组合所使用的总晶片区域。如图2所示,多抽头电感器设置在相对于包含有垫的层分开的两个层上,并且位于导电垫下方。如图所示,每一层使用通孔连接到至少一个其他层。
尽管以上实施例将故障电流在三个保护装置之间进行分配,但是替代实施例可以使用两个保护装置,省略图1中的包含有元件130、170、175的电路实例。可选地,通过复制由电感部分,电流分配电阻器和ESD保护装置组成的多个电路实例,其他实施例可以类似地使用多于三个保护装置。
如图所示,图4示出了根据一些实施方式的方法流程图400。如图所示,方法400包括使经导电垫所接收的静电放电通过多抽头电感器,所述多抽头电感器具有将所述导电垫连接到信号处理电路的信号路径410,该多抽头电感器具有位于从导电垫到信号处理电路的信号路径的各个位置的一系列抽头。在420处,静电放电通过一系列抽头被分配为多个电流,其中多个电流的大小由连接到一系列抽头中的各个抽头的电流分配电阻器控制。在430,使用连接到多个电流分配电阻器的多个静电放电(ESD)电路来耗散电流。
在一些实施例中,多个电流分配电阻器中的每一个具有与相应抽头的位置相关的阻抗值。在一些实施例中,第一电流分配电阻器的阻抗值大于第二电流分配电阻器的阻抗值。在一些实施例中,第一电流分配电阻器连接到更靠近导电垫的位置的抽头。
在一些实施例中,多个电流分配电阻器中的每一个电流分配电阻器具至少部分与一系列抽头中的抽头之间的多抽头电感器的部分的有效阻抗相关的阻抗值。
在一些实施例中,多抽头电感器和导电垫位于各自的金属化层上,多抽头电感器的金属化层在导电垫的金属化层下方。在一些实施例中,多抽头电感器是T形线圈电感器。在这样的实施例中,T形线圈电感器可以是多层T形线圈电感器。
在一些实施例中,将静电放电分配为多个电流包括通过通孔将多个电流引导至一个或多个ESD保护电路,如图2所示。在一些实施例中,多个电流中的每一个具有相等的幅度。
Claims (20)
1.一种装置,其特征在于,包括:
连接至多线路总线中的线路的导电垫;
连接至所述导电垫和信号处理电路的多抽头电感器,所述多抽头电感器具有一系列抽头,所述一系列抽头位于从所述导电垫到所述信号处理电路的信号路径的各个位置,所述多抽头电感器用于通过所述一系列抽头将静电放电分配为多个电流;
多个电流分配电阻器,每个电流分配电阻器连接到所述多抽头电感器的所述一系列抽头中的相应抽头,所述多个电流分配电阻器用于控制所述多个电流的幅度;以及
多个静电放电电路,每个静电放电电路连接到相应的电流分配电阻器,所述多个静电放电电路用于耗散所述多个电流。
2.根据权利要求1所述的装置,其特征在于,所述多个电流分配电阻器中的每个电流分配电阻器具有与相应抽头的位置相关的阻抗值。
3.根据权利要求2所述的装置,其特征在于,第一电流分配电阻器的阻抗值大于第二电流分配电阻器的阻抗值。
4.根据权利要求3所述的装置,其特征在于,所述第一电流分配电阻器连接至更靠近所述导电垫的位置处的抽头。
5.根据权利要求1所述的装置,其特征在于,所述多个电流分配电阻器中的每一个的阻抗值至少部分与所述一系列抽头中的抽头间的所述多抽头电感器的部分的有效阻抗相关。
6.根据权利要求1所述的装置,其特征在于,所述多抽头电感器和所述导电垫位于各自的金属化层上,所述多抽头电感器的金属化层在所述导电垫的金属化层下方。
7.根据权利要求1所述的装置,其特征在于,所述多抽头电感器是T形线圈电感器。
8.根据权利要求7所述的装置,其特征在于,所述T形线圈电感器是多层T形线圈电感器。
9.根据权利要求1所述的装置,其特征在于,一个或多个静电放电保护电路通过通孔连接到所述多抽头电感器的抽头。
10.根据权利要求1所述的装置,其特征在于,所述多个电流中的每一个具有相等的幅度。
11.一种方法,其特征在于,包括:
使经导电垫所接收的静电放电通过多抽头电感器,所述多抽头电感器具有将所述导电垫连接到信号处理电路的信号路径,所述多抽头电感器具有位于从所述导电垫到所述信号处理电路的信号路径的各个位置的一系列抽头;
通过所述一系列抽头将所述静电放电分配为多个电流,其中所述多个电流的幅度由连接到所述一系列抽头中的各个抽头的电流分配电阻器控制;以及
使用连接到所述多个电流分配电阻器的多个静电放电电路消散所述多个电流。
12.根据权利要求11所述的方法,其特征在于,所述多个电流分配电阻器中的每一个电流分配电阻器具有与相应的抽头的位置相关的阻抗值。
13.根据权利要求12所述的方法,其特征在于,第一电流分配电阻器的阻抗值大于第二电流分配电阻器的阻抗值。
14.根据权利要求13所述的方法,其特征在于,所述第一电流分配电阻器连接至更靠近所述导电垫的位置处的抽头。
15.根据权利要求11所述的方法,其特征在于,所述多个电流分配电阻器中的每一个电流分配电阻器的阻抗值至少部分与所述一系列抽头中的抽头间的所述多抽头电感器的部分的有效阻抗相关。
16.根据权利要求11所述的方法,其特征在于,所述多抽头电感器和所述导电垫位于各自的金属化层上,所述多抽头电感器的金属化层在所述导电焊盘的金属化层下方。
17.根据权利要求11所述的方法,其特征在于,所述多抽头电感器是T形线圈电感器。
18.根据权利要求17所述的方法,其特征在于,所述T形线圈电感器是多层T形线圈电感器。
19.根据权利要求11所述的方法,其特征在于,将所述静电放电分配为所述多个电流包括:使用通孔将所述多个电流引导至一个或多个静电放电保护电路。
20.根据权利要求11所述的方法,其特征在于,所述多个电流中的每一个具有相等的幅度。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7750408B2 (en) * | 2007-03-29 | 2010-07-06 | International Business Machines Corporation | Integrated circuit structure incorporating an inductor, a conductive sheet and a protection circuit |
US20120275074A1 (en) * | 2011-04-29 | 2012-11-01 | International Business Machines Corporation | Esd protection device |
US9019669B1 (en) * | 2012-12-19 | 2015-04-28 | Pmc-Sierra Us, Inc. | Distributed electrostatic discharge protection circuit |
Family Cites Families (5)
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---|---|---|---|---|
AU6964698A (en) * | 1997-04-16 | 1998-11-11 | Board Of Trustees Of The Leland Stanford Junior University | Distributed esd protection device for high speed integrated circuits |
US7151298B1 (en) * | 1999-12-20 | 2006-12-19 | Advanced Micro Devices, Inc. | Electrostatic discharge protection network having distributed components |
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Patent Citations (3)
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---|---|---|---|---|
US7750408B2 (en) * | 2007-03-29 | 2010-07-06 | International Business Machines Corporation | Integrated circuit structure incorporating an inductor, a conductive sheet and a protection circuit |
US20120275074A1 (en) * | 2011-04-29 | 2012-11-01 | International Business Machines Corporation | Esd protection device |
US9019669B1 (en) * | 2012-12-19 | 2015-04-28 | Pmc-Sierra Us, Inc. | Distributed electrostatic discharge protection circuit |
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