CN111245580B - 一种基于硬件逻辑电路的信噪比计算系统及方法 - Google Patents
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Abstract
本发明属于信噪比估计技术领域，是一种基于硬件逻辑电路的信噪比SNR计算系统及方法，在硬件逻辑电路FPGA中，通过计算解调电路上的包络信号的均值和方差实现SNR计算，在FPGA的内部逻辑硬件电路中设计了数据流统计计算与读写缓冲区交替操作的方法；其方法简单，原理科学，将参与计算的数据流时间等分地分配到两个数据缓冲模块内，交替进行数据段的存储和运算，使输入数据流和输出数据流无时间间隔地送到运算模块，进行运算，有效提高了处理数据的速度，节约了缓冲区的空间，对SNR估计结果在MPSK通信系统的解调电路中进行验证，能够准确反映信道状况，该方法可直接应用于通信系统的物理层进行SNR的实时估计，具有良好的实用价值。
Description
技术领域：
本发明属于信噪比估计技术领域，是一种基于硬件逻辑电路的信噪比SNR(signal-to-noise ratio)计算系统及方法，在硬件逻辑电路FPGA(Field ProgrammableGata Array)中，通过计算解调电路上的包络信号的均值和方差，实现SNR计算，而且为了保证SNR的实时计算，在FPGA的内部逻辑硬件电路中，设计了数据流统计计算与读写缓冲区交替操作的方法。
背景技术：
信噪比是衡量通信系统通信质量可靠性的一个主要技术指标，接收端通过信噪比估计可以自适应地采用更有效的调制解调方式提高系统性能，可以为越区切换、功率控制和信道分配提供信道质量信息。目前，文献中引入的SNR估计技术主要可分为两类，即MBE(moments-based estimators)估计器和PRE(pattern-recognition estimators)估计器。
MBE估计器使用较多的算法主要包括二阶、四阶矩估计法及高阶累积量估计法等，例如文献“牛和昊,何元智,刘圆.MPSK信号一种有效的SNR估计算法[J].现代电子技术,2013.36.(19):55-56”提出了一种利用信号包络的均值和方差进行估计算法，具有计算量小复杂度低的优点；文献“Roberto,L.V.；Marcos,A.D.；Carlos,M.SNR Estimation forMultilevel Constellations Using Higher-Order Moments[J].IEEE Transactions onSignal Processing:Apublication of the IEEE Signal Processing Society2010,58,1515-1526”提出了基于八阶统计的估算器，通过仿真得出该估计器对于具有两个和三个振幅调制系统星座有优良的估计性能；文献“Miin,J.H,；Wei,L.T.；Yu,C.T.Squaredenvelope-based SNR estimation[J].Journal of the Chinese Institute ofEngineers2013,36,810-818”提出了两种新的基于平方包络和非数据辅助的信噪比慢衰落信道估计器，将一阶矩、二阶矩算法与期望值最优的估计器相结合，可应用在不同星座的调制信道中。MBE估计器的性能接近麦克老林公式CRLB(Cramer-Rao Lower Bound)的下界，即随着噪声功率的增加，MBE估计器的准确性降低，MBE估计器算法可应用于MPSK、QAM等恒模数星座和多级星座的调制系统中。
PRE(pattern-recognition estimators)估计器是将模式识别的思想应用到SNR的估计中，形成了PRE估计方法。文献“Moazzeni,T.；Tao,J.Y.；Ding,C.T.Data-classification-based SNR estimation for linearly modulated signals[J].Computers and Electrical Engineering.2016,56,85-95”提出了基于数据分类的新的SNR估计方法，通过查找表(LUT)以查找与分类数据最接近匹配的条目来得到对应于接收数据的SNR值，这种方法只有在计算复杂度适度增加的时候才有一定的性能优势；文献“Hu,L.X.；Jun,L.A.；Fei,P.X.；Guang,W.EM-based SNR estimator for faster-than-Nyquistsignalling system.Electronics Letters2015,51,2051-2053”提出了一种基于SNR数学期望值最大化的算法，以SNR的期望值为最优函数，通过迭代算法使似然函数达到最大，该算法通过仿真测试验证可应用于高阶调制；文献“Istdeo,S.；Sheetal,K.；Giridhar,K.APractical Compressed Sensing Approach for Channel Estimation in OFDMSystems.IEEE Communications Letters2015,19,2146-2149”，提出了一种用于OFDM系统中信道估计的迭代压缩感知算法(CS)，仿真结果表明在所提出的算法在等间隔导频中能很好地工作；文献“Shikhar Deep,Raghavendra S.,B.D.Bharath.GPS SNR prediction inurban environment[J].Egyptian Journal of Remote Sensing&Space Sciences,2018,21,83-85”提出了基于环境图形的信噪比预测模型，仿真结果表明该方法改善了GPS接收机的效果；文献“Muhammad Ahmad Raza,Arshad Hussain.Maximum Likelihood SNREstimation of Hyper Cubic Signals Over Gaussian Channel[J].IEEECOMMUNICATIONS LETTERS,VOL.20,NO.1,JANUARY 2016,45-48”推导出无偏的无监督的最大似然信噪比估算法，采用蒙特卡罗仿真方法对估计量的归一化均方误差(NMSE)进行了计算，结果表明，NMSE逼近各自的归一化CRLBs。由于PRE估计方法是渐近最优算法，能够给出更精确估计结果，但是PRE估计方法中的寻找最优值需要大量的数据来支撑，所以PRE估计方法需要巨大的存储空间，计算复杂，不适合用硬件逻辑电路实现。
上述文献公开的算法在理论层面上各有优势，在具体实现方面，大多用软件的方法实现，不能实时观测信道的状况，要实时跟踪和获取信道的噪声状况必须在硬件的物理层中实现SNR估计。目前在通信系统物理层解调的硬件电路中实现SNR估计的方法不多见。因此，迫切需要设计一种能在硬件上实现SNR估计的系统及方法。
发明内容：
本发明的目的在于克服现有技术存在的缺点，设计提供一种基于硬件逻辑电路的信噪比SNR(signal-to-noise ratio)计算系统及方法，先以QDPSK的调制及解调系统为测试平台，设计基于硬件逻辑电路的SNR估计器，再使用大规模可编程芯片FPGA，直接对通信系统中的解调电路里的包络信号为研究对象，通过计算包络信号的均值和方差进行SNR计算。
为了实现上述目的，本发明所述基于硬件逻辑电路的信噪比计算系统主体结构包括调制单元、信道单元、AD转换器、相干解调器、载波同步单元、SNR估计单元和位同步提取单元，调制单元输出调制信号，调制信号经过信道送到AD转换器中进行转换，转换后的调制信号直接送到相干解调器，或通过载波同步单元送至相干解调器中，相干解调器输出包络信号，包络信号在位同步信号的控制下通过SNR估计单元进行SNR计算，实时输出电路计算的估计值；其中SNR估计单元包括预处理电路、信噪比估计电路、统计平均电路，预处理电路实现包络信号数据流的采样，信噪比估计电路计算信噪比SNR值，统计平均电路对计算得到的SNR值进行统计后取平均值。
本发明所述各电路之间的连接均采用现有连接方式或根据常规电路连接原理进行连接。
本发明在FPGA芯片中实现，对硬件信噪比计算分析的具体过程为：
(1)通信系统模型及信噪比计算分析：调制信号f(t)＝Aej(2πfct+θm)，其中A为信号幅度，fc为载波频率，θm＝2πm/M(m＝0,1,2,…,M-1)为载波相位，j为虚数单位，M为正整数；设调制信号在传输过程中只受加性高斯白噪声(AWGN)信道的影响，相干解调器实现载波和符号同步，调制信号经信道后为：
f(i)＝A(n)ejθ(n)+w(n) (1)
其中w(n)为信道中的高斯白噪声AWGN信号，相干解调器对接收到的信号解调后得到包络信号的同相分量I(n)和正交分量Q(n)分别为：
I(n)＝SI(n)+nI(n)＝A(n)cos(θm(n))+nI(n) (2)
Q(n)＝SQ(n)+nQ(n)＝A(n)sin(θm(n))+nQ(n) (3)
其中nI(n)和nQ(n)是w(n)的同相分量和正交分量，其均值为0，方差为σ2，SI(n)、SQ(n)分别为有用信号实部、虚部，A(n)是SI(n)和SQ(n)合成的信号幅度，信号分量和噪声分量相互独立，则估计的SNR表示为
SNR＝(SI(n)2+SQ(n)2)/E(nI(n)2+nQ(n)2)＝A2/2σ2； (4)
其中，E表示对噪声信号统计平均值；
在码元0或1等概率信道中，同相位分量和正交分量的平均值几乎相同，SNR表示为
假设z(i)是在同相或正交分量的包络样本，则
A(n)＝k1E|z(i)| (6)
信号功率可表示为
噪声功率可表示为
信噪比可表示
其中，k1和k2是SNR估计电路的传输系数；
(2)信号预处理：先对包络信号进行绝对值运算，然后进行采样，得到用于估算SNR的数据，结构框图如图2所示，解调后的包络信号z(i)的芯片内观测波形如图3中di所示，可以看到信号z(i)数值有正负之分，对信号z(i)进行绝对值化处理后得到包络信号的绝对值|z(i)|，即波形图中的di_m；如图4所示，在位同步信号sync下降沿到来的时候，是最佳的抽样时刻，此时对包络信号采样获得计算SNR的数据；
(3)进行SNR计算：在FPGA芯片中，使用硬件编程语言实现SNR计算需要严格的时间控制关系，用抽样M个数据计算SNR时，先计算平均值即E[|z(i)|]，平均值是在T＝M*tclk时钟时间后计算的，其平方平均值是信号功率S，同时，为了完成方程(8)，需要将M个数据临时存储到数据缓冲模块中；其次，需要T＝M*tclk时钟时间来完成平方差的累积，然后取平均值得到噪声功率，即N，将信号功率S和噪声功率N代入方程(9)，可以得到M个数据的SNR值；为此，临时储存并延迟M*tclk时钟周期计算的平均值，其中tclk指采样时钟；
(4)数据流的偶数帧和奇数帧的处理：为了保证数据流的实时输入，同时还能输出SNR的值，将输入的数据流分为偶数帧和奇数帧，保证数据流的实时采样和计算，通过一个标志信号flag控制数据流缓冲和计算的交替操作，具体为：当标志信号flag为低电平时，输入奇数帧数据流，计算信号功率值S，(即信号均值的平方)，同时将奇数帧数据流存储到奇数帧缓冲模块buffer1中，当计数器C＝512时，得到M个样值的平均E|z(i)|值和(E|z(i)|)2值；当标志信号flag为高电平时，从奇数帧缓冲模块buffer1读取，进行|z(i)|-E|z(i)|运算和(|z(i)|-E|z(i)|)2，并对其进行累加，求平均值，得到噪声功率N，奇数帧数据的噪声功率被计算并输出；同时，偶数帧的M个抽样值数据被输入，并存储到偶数帧缓冲模块buffer2中，计算偶数帧信号的功率，同时偶数帧数据的噪声功率被计算并输出，反之亦然。
本发明要求对参与的数据流进行严格的时间控制，从公式(7)、(8)、(9)可以看出，所涉及的运算包括累加、平方、减法、除法等，为了得到一个正确的SNR值，这种方法应该确保s和n的数据对于计算信号功率和噪声功率(n)是相同的。因此，这两个交替缓冲模块是为了在精确的时钟定时控制下存储和读取数据而设计的；设计的SNR估计器硬件电路由预处理、SNR估计器和统计平均三部分组成。
本发明与现有技术相比，具有以下优点：一是可以实时反映信道状态，这是由于数据流的存储和计算可以通过交替分配到两个缓冲模块来执行，而不需要时间间隔；二是简化了硬件的计算量，通过计算解调后未抽样的包络信号的均值和方差，来获得SNR的值，极大简化了在硬件中的计算量，而且测试结果表明，在不同的噪声干扰下，估算SNR和实际信道的SNR值的变化趋势保持一致；其方法简单，原理科学，将参与计算的数据流时间等分地分配到两个数据缓冲模块内，交替进行数据段的存储和运算，使输入数据流和输出数据流无时间间隔地送到运算模块，进行运算，有效提高了处理数据的速度，节约了缓冲区的空间，对SNR估计结果在MPSK通信系统的解调电路中进行验证，能够准确反映信道状况，该方法可直接应用于通信系统的物理层进行SNR的实时估计，具有良好的实用价值。
附图说明：
图1为本发明所述的基于硬件逻辑电路实现信噪比估计的系统的主体结构原理示意框图。
图2为本发明对信号预处理的结构框图。
图3为本发明所述包络信号zk(t)及其绝对值|zk(t)|的芯片工作波形。
图4为本发明所述的在位同步信号的控制下的最佳抽样时刻图。
图5为本发明所述的基于硬件逻辑电路的SNR计算过程框图。
图6为本发明所述的数据奇、偶帧的数据计算与缓冲关系图。
图7为本发明实施例所述实物结构示意图。
图8为本发明实施例所述噪声和已调制信号叠加搭建电路图。
图9为本发明实施例所述噪声和已调制信号实验观测图。
图10为本发明实施例所述的实时SNR估计值及信号包络波形图。
图11为本发明实施例在不同噪声功率的干扰下，SNR估计值的变化曲线图。
图12为本发明实施例的SNR估计值曲线与实际信道中的SNR值对比图。
具体实施方式：
下面通过实施例并结合附图对本发明做进一步说明。
实施例：
本实施例所述种基于硬件逻辑电路实现信噪比估计的系统主体结构包括调制单元、信道单元、AD转换器、相干解调器、载波同步单元、SNR估计单元和位同步提取单元，调制单元输出调制信号，调制信号经过信道送到AD转换器中进行转换，转换后的调制信号直接送到相干解调器，或通过载波同步单元送至相干解调器中，相干解调器输出包络信号，包络信号在位同步信号的控制下通过SNR估计单元进行SNR计算，实时输出电路计算的估计值；其中SNR估计单元包括预处理电路、信噪比估计电路、统计平均电路，预处理电路实现包络信号数据流的采样，信噪比估计电路计算信噪比SNR值，统计平均电路对计算得到的SNR值进行统计后取平均值。
本实施例所述各电路之间的连接均采用现有连接方式或根据常规电路连接原理进行连接。
本实施例在FPGA芯片中实现，对硬件信噪比估计分析的具体过程为：
(1)通信系统模型及信噪比计算分析：调制信号f(t)＝Aej(2πfct+θm)，其中A为信号幅度，fc为载波频率，θm＝2πm/M(m＝0,1,2,…,M-1)为载波相位，j为虚数单位，M为正整数；设调制信号在传输过程中只受加性高斯白噪声(AWGN)信道的影响，相干解调器实现载波和符号同步，调制信号经信道后为：
f(i)＝A(n)ejθ(n)+w(n) (1)
其中w(n)为信道中的高斯白噪声AWGN信号，相干解调器对接收到的信号解调后得到包络信号的同相分量I(n)和正交分量Q(n)分别为：
I(n)＝SI(n)+nI(n)＝A(n)cos(θm(n))+nI(n) (2)
Q(n)＝SQ(n)+nQ(n)＝A(n)sin(θm(n))+nQ(n) (3)
其中nI(n)和nQ(n)是w(n)的同相分量和正交分量，其均值为0，方差为σ2，SI(n)、SQ(n)分别为有用信号实部、虚部，A(n)是SI(n)和SQ(n)合成的信号幅度，信号分量和噪声分量相互独立，则估计的SNR表示为
SNR＝(SI(n)2+SQ(n)2)/E(nI(n)2+nQ(n)2)＝A2/2σ2； (4)
其中，E表示对噪声信号统计平均值；
在码元0或1等概率信道中，同相位分量和正交分量的平均值几乎相同，SNR表示为
假设z(i)是在同相或正交分量的包络样本，则
A(n)＝k1E|z(i)| (6)
信号功率可表示为
噪声功率可表示为
信噪比可表示
其中，k1和k2是SNR估计电路的传输系数；
(2)信号预处理：先对包络信号进行绝对值运算，然后进行采样，得到用于估算SNR的数据，结构框图如图2所示，解调后的包络信号z(i)的芯片内观测波形如图3中di所示，可以看到信号z(i)数值有正负之分，对信号z(i)进行绝对值化处理后得到包络信号的绝对值|z(i)|，即波形图中的di_m；如图4所示，在位同步信号sync下降沿到来的时候，是最佳的抽样时刻，此时对包络信号采样获得计算SNR的数据；
(3)进行SNR计算：在FPGA芯片中，使用硬件编程语言实现SNR计算需要严格的时间控制关系，用抽样M个数据计算SNR时，先计算平均值即E[|z(i)|]，平均值是在T＝M*tclk时钟时间后计算的，其平方平均值是信号功率S，同时，为了完成方程(8)，需要将M个数据临时存储到数据缓冲模块中；其次，需要T＝M*tclk时钟时间来完成平方差的累积，然后取平均值得到噪声功率，即N，将信号功率S和噪声功率N代入方程(9)，可以得到M个数据的SNR值；为此，临时储存并延迟M*tclk时钟周期计算的平均值，其中tclk指采样时钟；
(4)数据流的偶数帧和奇数帧的处理：为了保证数据流的实时输入，同时还能输出SNR的值，将输入的数据流分为偶数帧和奇数帧，保证数据流的实时采样和计算；输入、缓冲以及计算奇数和偶数帧数据流之间的关系如图6所示。通过一个标志信号flag控制数据流缓冲和计算的交替操作。具体为：当标志信号flag(图6中的标志)为低电平时，输入奇数帧数据流，计算信号功率值S，(即信号均值的平方)，同时将奇数帧数据流存储到奇数帧缓冲模块buffer1(图6中的缓冲模块buffer1)中，当计数器C＝512时，得到M个样值的平均E|z(i)|值和(E|z(i)|)2值；当标志信号flag为高电平时，从奇数帧缓冲模块buffer1读取，进行|z(i)|-E|z(i)|运算和(|z(i)|-E|z(i)|)2，并对其进行累加，求平均值，得到噪声功率N(图6中的方差)，奇数帧数据的噪声功率被计算并输出；同时，偶数帧的M个抽样值数据被输入，并存储到偶数帧缓冲模块buffer2中，计算偶数帧信号的功率，同时偶数帧数据的噪声功率被计算并输出。反之亦然，图6显示了五个连续数据流在同一时间段内奇数帧和偶数帧的存储和计算之间的顺序关系。
本实施例采用QPSK调制解调通信系统为例进行的信噪比估计测试，使用的可编程逻辑电路硬件是美国ALTERA公司的FPGA芯片cyclone系列，其中信号发送端使用的是EP2C70F896C6N芯片，接收端使用的是EP4CE115F29C7芯片；信号的数字与模拟转换芯片使用的是ANALOG DEVICES公司的DA/AD转换器，其硬件实物搭建如图7所示，图中噪声发生器主要用来产生模拟信道噪声，示波器用来监视加了噪声的已调制的观测信号，实际的已调信号和噪声的功率可以通过示波器的测量得到，测量值用来验证本系统能否正确估算出信噪比数值；根据电路叠加原理，如图8所示对系统叠加噪声，使用的电阻分别为1.5kΩ、1.5kΩ、10kΩ，分别给1.5kΩ电阻加上噪声源和信号源之后，就可以得到叠加了噪声的信号y(t)，实验观测图如图9所示，图9(a)上面的为已调制的QPSK信号的波形，下面的为噪声的波形，如图9(a)所示，由噪声发生器产生的均方根值为272mV的噪声信号连接到电路中的噪声源端口，在示波器中观测此时信号源和噪声源中的信号状况。已调信号的均方根值为Vrms(1)＝566mV，噪声的均方根为Vrms(2)＝272mV，可计算此时接收端实际的信噪比数值为Vrms(1)2/Vrms(2)2＝4.33，通过电路叠加噪声之后的波形y(t)如图9(b)所示，可以看到y(t)上有严重的噪声干扰，说明噪声已被加入通信系统信道中；硬件电路里呈现y(t)的信号包络波形图如图10所示，图中ad_data_c即为叠加了噪声的y(t)并经过模数转换之后的信号，可以看到其上有明显的噪声毛刺，di为滤波得到的包络输入信号，di_m为di绝对值处理之后的信号，mean_square_real为信号功率，diff_sum为噪声功率，信号功率与噪声功率的比值为信噪比SNR_real，统计平均处理之后得到最终的信噪比数值SNR，可以看到信噪比估计值SNR在21上下浮动，m为最终解调出来的发送序列。
本实施例对系统叠加不同功率的噪声，观测并统计系统估算出的SNR值，以此绘制出不同噪声功率的干扰下，SNR估计值的变化曲线如图11所示，随着噪声幅度的不断增加，系统估计SNR随之不断下降，意味着信道质量在不断变差；把系统估计SNR值的单位转换为dB之后，可得到图12中虚线的曲线；在统计系统估算SNR的同时，记录下硬件电路传输中，实际叠加的SNR值，同样绘制成曲线，即图12中实线的曲线，从图12看出，随着噪声功率的不断加大，实际SNR值与估算SNR值二者曲线趋势保持一致，说明了本系统估算的信噪比能够正确反映信道状况。
本实施例根据FPGA硬件可编程特性，直接对通信系统物理层中的解调器发出的包络信息进行采样，并用统计平均法计算信号的功率值和噪声，然后估计信道的SNR值，为了保证SNR的实时估计，在FPGA的内部逻辑硬件电路中，设计了数据流统计计算与读写缓冲区交替的方法。测试结果表明，在不同功率噪声的干扰下，SNR估计器对信道条件有较好的响应，任何调制解调系统最终都要解调出信号的包络，所以该方法可直接应用于通信系统的物理层，实时对通信系统的信道质量进行评估。
Claims (1)
1.一种基于硬件逻辑电路的信噪比计算方法，采用的计算系统包括调制单元、信道单元、AD转换器、相干解调器、载波同步单元、SNR估计单元和位同步提取单元，调制单元输出调制信号，调制信号经过信道送到AD转换器中进行转换，转换后的调制信号直接送到相干解调器，或通过载波同步单元送至相干解调器中，相干解调器输出包络信号，包络信号在位同步信号的控制下通过SNR估计单元进行SNR计算，实时输出电路计算的估计值；其中SNR估计单元包括预处理电路、信噪比估计电路、统计平均电路，预处理电路实现包络信号数据流的采样，信噪比估计电路计算信噪比SNR值，统计平均电路对计算得到的SNR值进行统计后取平均值，其特征在于，在FPGA芯片中实现，对硬件信噪比计算分析的具体过程为：
(1)通信系统模型及信噪比计算分析：调制信号f(t)＝Aej(2πfct+θm)，其中A为信号幅度，fc为载波频率，θm＝2πm/M(m＝0,1,2,…,M-1)为载波相位，j为虚数单位，M为正整数；设调制信号在传输过程中只受加性高斯白噪声(AWGN)信道的影响，相干解调器实现载波和符号同步，调制信号经信道后为：
f(i)＝A(n)ejθ(n)+w(n) (1)
其中w(n)为信道中的高斯白噪声AWGN信号，相干解调器对接收到的信号解调后得到包络信号的同相分量I(n)和正交分量Q(n)分别为：
I(n)＝SI(n)+nI(n)＝A(n)cos(θm(n))+nI(n) (2)
Q(n)＝SQ(n)+nQ(n)＝A(n)sin(θm(n))+nQ(n) (3)
其中nI(n)和nQ(n)是w(n)的同相分量和正交分量，其均值为0，方差为σ2，SI(n)、SQ(n)分别为有用信号实部、虚部，A(n)是SI(n)和SQ(n)合成的信号幅度，信号分量和噪声分量相互独立，则估计的SNR表示为
SNR＝(SI(n)2+SQ(n)2)/E(nI(n)2+nQ(n)2)＝A2/2σ2； (4)
其中，E表示对噪声信号统计平均值；
在码元0或1等概率信道中，同相位分量和正交分量的平均值几乎相同，SNR表示为
假设z(i)是在同相或正交分量的包络样本，则
A(n)＝k1E|z(i)| (6)
信号功率可表示为
噪声功率可表示为
信噪比可表示
其中，k1和k2是SNR估计电路的传输系数；
(2)信号预处理：先对包络信号进行绝对值运算，然后进行采样，得到用于估算SNR的数据，解调后的包络信号z(i)的芯片内观测波形如图3中di所示，可以看到信号z(i)数值有正负之分，对信号z(i)进行绝对值化处理后得到包络信号的绝对值|z(i)|，即波形图中的di_m；在位同步信号sync下降沿到来的时候，是最佳的抽样时刻，此时对包络信号采样获得计算SNR的数据；
(3)进行SNR计算：在FPGA芯片中，使用硬件编程语言实现SNR计算需要严格的时间控制关系，用抽样M个数据计算SNR时，先计算平均值即E[|z(i)|]，平均值是在T＝M*tclk时钟时间后计算的，其平方平均值是信号功率S，同时，为了完成方程(8)，需要将M个数据临时存储到数据缓冲模块中；其次，需要T＝M*tclk时钟时间来完成平方差的累积，然后取平均值得到噪声功率，即N，将信号功率S和噪声功率N代入方程(9)，可以得到M个数据的SNR值；为此，临时储存并延迟M*tclk时钟周期计算的平均值，其中tclk指采样时钟；
(4)数据流的偶数帧和奇数帧的处理：为了保证数据流的实时输入，同时还能输出SNR的值，将输入的数据流分为偶数帧和奇数帧，保证数据流的实时采样和计算，通过一个标志信号flag控制数据流缓冲和计算的交替操作，具体为：当标志信号flag为低电平时，输入奇数帧数据流，计算信号功率值S，(即信号均值的平方)，同时将奇数帧数据流存储到奇数帧缓冲模块buffer1中，当计数器C＝512时，得到M个样值的平均E|z(i)|值和(E|z(i)|)2值；当标志信号flag为高电平时，从奇数帧缓冲模块buffer1读取，进行|z(i)|-E|z(i)|运算和(|z(i)|-E|z(i)|)2，并对其进行累加，求平均值，得到噪声功率N，奇数帧数据的噪声功率被计算并输出；同时，偶数帧的M个抽样值数据被输入，并存储到偶数帧缓冲模块buffer2中，计算偶数帧信号的功率，同时偶数帧数据的噪声功率被计算并输出，反之亦然。
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