CN111208965A - 拼接显示系统及其显示方法 - Google Patents

Abstract

本发明提供了一种拼接显示系统及其显示方法，其中，系统中包括：两台以上的集中式拼接处理器，每台所述拼接处理器中配置有一同步卡，且各拼接处理器中的同步卡依次连接；分别与各拼接处理器连接的信号分配器，用于将待显示的视频信号接入各拼接处理器；分别与各拼接处理器连接的控制端分配器，用于根据用户配置信息控制各拼接处理器对接入的视频信号进行处理及输出；及分别与各拼接处理器连接的显示屏，用于在相应的位置显示各拼接处理器输出的视频信号，实现视频信号的拼接显示。多台集中式拼接处理器之间通过同步卡物理连接，对拼接处理器进行分布式配置，确保各拼接处理器工作于同一时钟频段，简单有效地避免时钟延时的出现且响应速度快。

Description

拼接显示系统及其显示方法

技术领域

本发明涉及通信技术领域，尤指一种拼接显示系统及其显示方法。

背景技术

目前，在铁道指挥调度、公安、交通、消防、煤炭、石化、电力、通信等行业指挥中心涉及的DLP(Digital Light Processing，数字光处理)、液晶或小间距拼接组合屏中，根据应用现场的不同，信号处理器通常分为集中式和分布式大屏拼接控制器两类，这两类信号处理器具体存在以下区别：

1).架构不同

集中式大屏拼接控制器又可分为以FPGA(Field-Programmable Gate Array，现场可编程门阵列)和CPU为计算中心的硬件集中式和系统集中式，其中，硬件集中式采用FPGA硬件图像并行处理技术、LVDS(Low-Voltage Differential Signaling，低电压差分信号)高速数字信号交换体系及基于超高速DSP(Digital Signal Processing，数字信号处理)串行处理的图像采集技术；系统集中式则运行操作系统，通过PCT/PC-X等总线连接影像采集卡和显示输出卡。

由于LVDS高速数字信号交换体系和PCT/PC-X总线带宽、插槽的限制，集中式大屏拼接控制器的输出显示规模受限，一般来说，集中式硬件处理器最大为140路1080P信号输出，集中式系统处理器最大支持64路1080P输出。

分布式大屏拼接控制器采用嵌入式计算平台实现实时影像处理与显示，具体，前端的影像处理器实现信号编码，后端的显示处理器实现码流的解码显示，且通常一个输出节点对应一个DLP(或液晶或小间距)显示屏幕。由于分布式大屏拼接控制器采用分布式架构，每个处理器专注于自身的信号处理，相互之间不干扰，规模可以无限制。但是由于其采用全网络架构，采用H.264实现编解码，会出现网络延时。

2).信号传输不同

在以集中式大屏拼接控制器为核心的大屏显示系统中，信号均通过信号电缆线接入。分布式大屏显示控制器则将所有输入信号接入交换机，将信号编码成数字化的IP包进行传输。

3).性能不同

在集中式大屏拼接控制器中，系统集中式由于受限于CPU的速度、总线带宽和机箱插槽数目，能够接入的信号源数目有限，能够同时采集和显示的信号源数目也非常有限，随着视频信号源朝高清和超高清方向快速发展，越来越不能满足人们的需要，而硬件集中式基于超高速5.4G/S的DSP串行处理技术实现图像采集，能够满足高清信号运算强度要求，是以从这个角度看能够对系统集中式进行取代。

分布式大屏拼接控制器虽然信号源数目和显示规模均不受限制，但是网络延时问题一直无法很好的解决。虽然采用无压缩网络传输能够得以解决，但是网络硬件成本太高，通常客户无法接受。

可见，集中式和分布式大屏拼接控制器存在各自的缺点，在实际应用中采用任何一类控制器均会有一定的限制。

发明内容

本发明的目的是提供一种拼接显示系统及其显示方法，有效解决现有拼接显示系统中不同拼接处理器之间存在的网络延时问题。

本发明提供的技术方案如下：

一种拼接显示系统，包括：

两台以上的集中式拼接处理器，每台所述拼接处理器中配置有一同步卡，且各拼接处理器中的同步卡依次连接，以实现各拼接处理器的时钟同步；

分别与各拼接处理器连接的信号分配器，用于将待显示的视频信号接入各拼接处理器；

分别与各拼接处理器连接的控制端分配器，用于根据用户配置信息控制各拼接处理器对接入的视频信号进行处理及输出；及

分别与各拼接处理器连接的显示屏，用于在相应的位置显示各拼接处理器输出的视频信号，实现视频信号的拼接显示。

在本技术方案中，多台集中式拼接处理器之间通过同步卡物理连接，对拼接处理器进行分布式配置，确保各拼接处理器工作于同一时钟频段，简单有效地避免时钟延时的出现且响应速度快。另外，系统中配置两台以上集中式拼接处理器，且各拼接处理器之间级联组合，对输入的视频信号进行共享，同时实现各拼接处理器之间的同步处理，使得系统数据处理效率的同时不再受PCT/PC-X总线带宽、插槽数量等因素的限制，规模可以无限制，适应各种超大规模的指挥中心场合。

进一步优选地，所述拼接显示系统中包括两台拼接处理器，所述两台拼接处理器为一台主拼接处理器及一台从拼接处理器，且所述主拼接处理器中的同步卡与从拼接处理器中的同步卡连接；所述主拼接处理器中的同步卡用于发送同步信息至从拼接处理器中的同步卡，所述主拼接处理器和从拼接处理器之间根据所述同步信息实现时钟同步。

在本技术方案中，主拼接处理器和从拼接处理器之间通过同步卡物理连接，且从拼接处理器使用主拼接处理器的时钟频段，确保各拼接处理器工作于同一时钟频段。

进一步优选地，所述拼接显示系统中包括两台以上拼接处理器，所述两台以上拼接处理器为一台主拼接处理器及一台以上从拼接处理器，且所述主拼接处理器中的同步卡与其中一从拼接处理器中的同步卡连接，各从拼接处理器中的同步卡依次连接；所述主拼接处理器中的同步卡用于发送同步信息至与之连接的从拼接处理器中的同步卡，从拼接处理器中的同步卡用于将接收到的同步信息发送至与之连接的下一台从拼接处理器中的同步卡，所述主拼接处理器和各从拼接处理器之间根据所述同步信息实现时钟同步。

在本技术方案中，主拼接处理器和从拼接处理器之间通过同步卡物理连接，且从拼接处理器使用主拼接处理器的时钟频段，确保各拼接处理器工作于同一时钟频段。

进一步优选地，所述同步信息中包括待同步的时钟信号和场信号；主拼接处理器和从拼接处理器之间根据所述同步信息实现时钟同步和场信号同步。

在本技术方案中，主拼接处理器和从拼接处理器之间通过同步卡物理连接，且同步信息中包括时钟信号和场信号，从拼接处理器使用主拼接处理器的时钟频段，确保各拼接处理器的时钟和场信号频段的起始和过程都保持一致，保证各拼接处理器中的视频信号同步输出至显示屏中显示。

进一步优选地，在各拼接处理器中还包括：

数据采集模块，与所述信号分配器连接，用于接收信号分配器接入的待显示视频信号，转换为数据信号后进行缓存；

控制端，与所述控制端分配器连接，用于接收所述控制端分配器发送的控制指令；

分别与所述数据采集模块和控制端连接的数据交换模块，用于根据所述控制端发送的控制指令读取缓存数据；及

与所述数据交换模块连接的数据输出模块，用于根据显示屏中屏幕的位置信息显示读取的缓存数据。

本发明还提供了一种拼接显示方法，应用于上述拼接显示系统，所述拼接显示方法中包括：

拼接处理器接收信号分配器接入的待显示视频信号；

拼接处理器接收控制端分配器发送的控制指令，并触发同步卡实现各拼接处理器的时钟同步；

拼接处理器根据接收的控制指令在显示屏相应的位置显示视频信号，实现视频信号的拼接显示。

在本技术方案中，多台集中式拼接处理器之间通过同步卡物理连接，对拼接处理器进行分布式配置，确保各拼接处理器工作于同一时钟频段，简单有效地避免时钟延时的出现且响应速度快。另外，系统中配置两台以上集中式拼接处理器，且各拼接处理器之间级联组合，对输入的视频信号进行共享，同时实现各拼接处理器之间的同步处理，使得系统数据处理效率的同时不再受PCT/PC-X总线带宽、插槽数量等因素的限制，规模可以无限制，适应各种超大规模的指挥中心场合。

进一步优选地，所述拼接显示系统中包括两台拼接处理器，所述两台拼接处理器中为一台主拼接处理器及一台从拼接处理器，且所述主拼接处理器中的同步卡与从拼接处理器中的同步卡连接；

在所述拼接处理器接收控制端分配器发送的控制指令，并触发同步卡实现各拼接处理器的时钟同步中包括：

主拼接处理器接收控制端分配器发送的控制指令，并触发同步卡发送同步信息至从拼接处理器中的同步卡；

从拼接处理器接收控制端分配器发送的控制指令，并等待同步信息；

当从拼接处理器中的同步卡接收到同步信息，主拼接处理器和从拼接处理器之间根据所述同步信息实现时钟同步。

进一步优选地，所述拼接显示系统中包括两台以上拼接处理器，所述两台以上拼接处理器中为一台主拼接处理器及一台以上从拼接处理器，且所述主拼接处理器中的同步卡与其中一从拼接处理器中的同步卡连接，各从拼接处理器中的同步卡依次连接；

在所述拼接处理器接收控制端分配器发送的控制指令，并触发同步卡实现各拼接处理器的时钟同步中包括：

主拼接处理器接收控制端分配器发送的控制指令，并触发同步卡发送同步信息至与之连接的从拼接处理器中的同步卡；

各从拼接处理器接收控制端分配器发送的控制指令，并等待同步信息；

当与主拼接处理器连接的从拼接处理器中的同步卡接收到同步信息，进一步将接收到的同步信息发送至与之连接的从拼接处理器，直到所有从拼接处理器接收到所述同步信息，主拼接处理器和各从拼接处理器之间根据所述同步信息实现时钟同步。

进一步优选地，所述同步信息中包括待同步的时钟信号和场信号；主拼接处理器和从拼接处理器之间根据所述同步信息实现时钟同步和场信号同步。

进一步优选地，在所述拼接处理器接收信号分配器接入的待显示视频信号中，包括：

接收信号分配器接入的待显示视频信号；

将接收到的视频信号转换为数据信号并进行缓存；

在所述拼接处理器根据接收的控制指令在显示屏相应的位置显示视频信号，实现视频信号的拼接显示中，包括：

根据所述控制指令读取缓存数据；

根据显示屏中屏幕的位置信息显示读取的缓存数据。

在本技术方案中，主拼接处理器和从拼接处理器之间通过同步卡物理连接，且同步信息中包括时钟信号和场信号，从拼接处理器使用主拼接处理器的时钟频段，确保各拼接处理器的时钟和场信号频段的起始和过程都保持一致，保证各拼接处理器中的视频信号同步输出至显示屏中显示。

附图说明

下面将以明确易懂的方式，结合附图说明优选实施例，对上述特性、技术特征、优点及其实现方式予以进一步说明。

图1为本发明中拼接显示系统一实施例结构示意图；

图2为本发明中拼接处理器结构示意图；

图3为本发明中上位机软件内部执行示意图；

图4为本发明一实例中拼接显示系统包括两台拼接处理器结构示意图；

图5为本发明如图4所示实例中主拼接处理器和从拼接处理器未同步和同步两种状态下时钟信号和场信号示意图；

图6为本发明中拼接显示方法一实施例流程示意图。

附图标号说明：

10-拼接处理器，11-同步卡，12-数据采集模块，13-控制端，14-数据交换模块，15-数据输出模块，20-信号分配器，30-控制端分配器，40-显示屏，50-上位机软件，51-模块管理器，52-系统界面，53-通讯模块，54-内核数据对象模型，55-日志输出模块。

具体实施方式

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施例。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施例。

本发明的第一实施例，一种拼接显示系统，如图1所示，包括：两台以上的集中式拼接处理器10(如图示中包括拼接处理器1、...、拼接处理器n)，每台拼接处理器10中配置有一同步卡11，且各拼接处理器10中的同步卡11依次连接，以实现各拼接处理器10的时钟同步；分别与各拼接处理器10连接的信号分配器20，用于将待显示的视频信号接入各拼接处理器10；分别与各拼接处理器10连接的控制端分配器30，用于根据用户配置信息控制各拼接处理器10对接入的视频信号进行处理及输出；及分别与各拼接处理器10连接的显示屏40，用于在相应的位置显示各拼接处理器10输出的视频信号，实现视频信号的拼接显示。

在本实施例中，在每台拼接处理器10中配置同步卡11，且多台拼接处理器10之间通过同步卡11物理连接。具体，该同步卡11中包含多个物理网口，包括输入口和输出口，便于各拼接处理器10中的同步卡11依次连接。如，当拼接显示系统中包括三台拼接处理器10，则第一台拼接处理器中的同步卡通过输出口与第二台拼接处理器中同步卡的输入口连接，第二台拼接处理器中同步卡的输出口与第三台拼接处理器同步卡的输入口连接，实现三台拼接处理器的依次连接。以此类推，当拼接显示系统中包括n台拼接处理器，从第1台拼接处理器到第n台拼接处理器通过同步卡的输入口和输出口依次连接。

信号分配器20用于接收视频信号源(如图示中的视频信号源1、视频信号源2、…、视频信号源n)输出的视频信号，并将接收的视频信号分别输出至各拼接处理器10，其型号根据实际应用中拼接处理器10的数量选定，如，当系统中包括两台拼接处理器，则使用1分2的信号分配器；当系统中包括四台拼接处理器，则使用1分4的信号分配器，以此类推。

控制端分配器30用于对多台拼接处理器10进行控制，便于与之连接的上位机根据输入的用户配置信息(对应图示中的用户操作)实现对多台拼接处理器10的控制。与信号分配器20类似，其型号根据实际应用中拼接处理器10的数量选定，可提供1对N控制端分配器。

如图2所示，拼接处理器10中除了配置同步卡11之外，还包括：数据采集模块12，与信号分配器20连接，用于接收信号分配器20接入的待显示视频信号，转换为数据信号后进行缓存；控制端13，与控制端分配器30连接，用于接收控制端分配器30发送的控制指令；分别与数据采集模块12和控制端13连接的数据交换模块14，用于根据控制端13发送的控制指令读取缓存数据；及与数据交换模块14连接的数据输出模块15，用于根据显示屏40中屏幕的位置信息显示读取的缓存数据。

具体，数据采集模块12中包括入口采集单元及第一FPGA处理阵列(图像处理阵列)，数据交换模块14具体表现为数据交换中心，数据输出模块15中包括第二FPGA处理阵列和信号输出单元。工作中，信号分配器20将待输出的视频信号发送至拼接处理器10之后，拼接处理器10通过入口采集单元中输入板卡的物理视频接口对接入的视频信号进行采集，并经过PHY(接口芯片)转为数据信号后发送至第一FPGA处理阵列，第一FPGA处理阵列接收到数据信号并处理后将其缓存于缓存区(如DDR缓存)中。之后，数据交换中心根据控制端13接收到的执行指令信息调取DDR缓存中的缓存数据，经过数据交换中心后进入输出缓存区中，以此第二FPGA处理阵列根据相应的图像位置读取缓存区中的数据，并根据屏幕的位置显示视频信号，最终由信号输出单元中的输出板卡物理接口传输到显示屏40中进行显示。

基于此，拼接显示系统工作中的流程包括：用户于上位机软件50进行操作后，将包含用户配置信息的执行命令发送至控制端分配器30。控制端分配器30接接收到该执行命令后分发至各拼接处理器10。各拼接处理器10接收到控制端分配器30发送的指令后，触发同步卡11，实现各拼接处理器10的时钟同步。之后，各拼接处理器10分别显示开窗，并将操作成功的信息反馈至上位机，并于上位机中显示操作完成。

在本实例中，上位机软件50用于通过发送执行指令控制开窗、关窗、置顶、清除窗口等操作。如图3所示，在该上位机软件50中包括系统界面52、模块管理器51、通讯模块53、内核数据对象模型54及日志输出模块55，其中，系统界面52主要包括通用设置界面、虚拟墙体视图及视频信号源列表。在工作中，用户在上位机软件50中进行操作后，执行开窗动作。上位机的系统界面52层获取到用户开窗坐标、开窗等信号后，将其写到内部的数据模块中。之后，数据模块根据用户配置信息触发模块管理器51，模块管理器51再根据该用户配置信息查找各拼接处理器10对应的软件模块，并生成对应的执行命令发送至通信模块，通过该通信模块将执行命令发送至控制端分配器30。控制端分配器30接收到执行命令之后，分发至对应的拼接处理器10中。各拼接处理器10接收到控制端分配器30发送的指令后，触发同步卡11，实现各拼接处理器10的时钟同步。之后，各拼接处理器10分别显示开窗，并将操作成功的信息通过通信模块反馈至上位机。数据模块接收到操作完成信息后，触发日志输出模块55，提示操作完成情况，完成上位机的控制过程。

对上述实施例进行改进得到本实施例，在本实施例中，拼接显示系统中包括两台拼接处理器10，两台拼接处理器10为一台主拼接处理器及一台从拼接处理器(系统初次使用时，设定一台为主拼接处理器，另一台为从拼接处理器)，且主拼接处理器中的同步卡与从拼接处理器中的同步卡连接；主拼接处理器中的同步卡用于发送同步信息至从拼接处理器中的同步卡，主拼接处理器和从拼接处理器之间根据同步信息实现时钟同步。在本实施例中，主拼接处理器和从拼接处理器之间通过同步卡物理连接，且从拼接处理器使用主拼接处理器的时钟频段，确保各拼接处理器工作于同一时钟频段。为了保证各拼接处理器中的视频信号同步输出至显示屏中显示，同步信息中包括时钟信号和场信号，确保各拼接处理器的时钟和场信号频段的起始和过程都保持一致。

在一实例中，如图4所示，系统中包括两台拼接处理器，分别为主拼接处理器和从拼接处理器，两台拼接处理器中分别配置有同步卡，且两个同步卡相互连接。使用7*24的显示墙体对视频信息进行输出，其中主拼接处理器通过DVI(Digital Visual Interface，数字视频接口)接口输出140路，从拼接处理器通过DVI接口输出28路。接入视频信号的视频源包括视频信号源1、视频信号源2和视频信号源3。

在工作过程中，信号分配器从视频信号源1、视频信号源2及视频信号源3中接入待显示的视频信号并分别发送至主拼接处理器和从拼接处理器，主拼接处理器和从拼接处理器通过输入板卡的物理视频接口接收到视频信号之后发送至第一FPGA处理阵列，之后于DDR缓存中进行存储。于此同时，用户于上位机软件中进行操作，并将包含用户配置信息的执行命令发送至控制端分配器。控制端分配器接接收到该执行命令后分发至主拼接处理器和从拼接处理器。主拼接处理器接收执行命令之后，随即控制同步卡发送包含时钟和场信号同步的同步信息至从拼接处理器中的同步卡。从拼接处理器接收到执行命令之后，等待主拼接处理器同步卡的同步信号。当接收到同步信号，根据同步信号进行初始化参数执行视频信号的输出处理，实现主拼接处理器和从拼接处理器中视频信号的同步输出，于显示墙体中输出视频信号。之后，主拼接处理器将操作成功信息反馈至上位机软件，并触发UI模块，UI模块日志信息提示操作完成情况。

如图5所示为主拼接处理器和从拼接处理器未同步和同步两种状态下时钟信号和场信号示意图，其中，曲线A为主拼接处理器的时钟信号，曲线B为从拼接处理器的时钟信号，曲线A’为主拼接处理器的场信号，曲线B’为从拼接处理器的场信号，图5(a)为未同步时钟信号示意图，图5(b)为未同步场信号示意图，此时主拼接处理器和从拼接处理器各自独立工作，使用独立的时钟频率和独立的场信号，两个频率存在起始时间差异，导致主拼接处理器和从拼接处理器播放视频信号不同步；图5(c)为同步时钟信号示意图，图5(d)为同步场信号示意图，此时从拼接处理器使用主拼接处理器的主时钟频段，保证主拼接处理器和从拼接处理器的时钟信号和场信号频段的起始和过程都保持一致，从而同步输出视频信号。

在实际应用中，为保证主拼接处理器和从拼接处理器的时钟信号和场信号保持一致，根据缓存区中能够缓存的数据及同步过程中存在的时延预先在主拼接处理器的同步卡中设定需要丢弃的视频信号帧数，以此，主拼接处理器和从拼接处理器于相同的时间丢弃相应的视频信号帧开始播放。在一实例中，假定拼接处理器中的DDR缓存中能够缓存1s中的数据信号，则预先设定丢弃5帧等，保证主拼接处理器和从拼接处理器能够同步输出。

对上述实施例进行改进得到本实施例，在本实施例中，拼接显示系统中包括两台以上拼接处理器10(系统初次使用时，设定一台主拼接处理器，一台以上的从拼接处理器)，两台以上拼接处理器为一台主拼接处理器及一台以上从拼接处理器，且主拼接处理器中的同步卡与其中一从拼接处理器中的同步卡连接，各从拼接处理器中的同步卡依次连接；主拼接处理器中的同步卡用于发送同步信息至与之连接的从拼接处理器中的同步卡，从拼接处理器中的同步卡用于将接收到的同步信息发送至与之连接的下一台从拼接处理器中的同步卡，主拼接处理器和各从拼接处理器之间根据同步信息实现时钟同步。为了保证各拼接处理器中的视频信号同步输出至显示屏中显示，同步信息中包括时钟信号和场信号，确保各拼接处理器的时钟和场信号频段的起始和过程都保持一致。

在工作过程中，信号分配器从视频信号源中接入待显示的视频信号并分别发送至主拼接处理器和从拼接处理器，主拼接处理器和各从拼接处理器通过输入板卡的物理视频接口接收到视频信号之后发送至第一FPGA处理阵列，之后于DDR缓存中进行存储。于此同时，用户于上位机软件中进行操作，并将包含用户配置信息的执行命令发送至控制端分配器。控制端分配器接接收到该执行命令后分发至主拼接处理器和各从拼接处理器。主拼接处理器接收执行命令之后，随即控制同步卡发送包含时钟和场信号同步的同步信息至从拼接处理器中的同步卡。从拼接处理器接收到执行命令之后，等待主拼接处理器同步卡的同步信号。当与主拼接处理器连接的从拼接处理器接收到同步信号，将该同步信号进一步转发至与之连接的下一台从拼接处理器，直到依次连接的从拼接处理器均接收到同步信号，各从拼接处理器根据同步信号进行初始化参数执行视频信号的输出处理，实现主拼接处理器和从拼接处理器中视频信号的同步输出，于显示墙体中输出视频信号。之后，主拼接处理器将操作成功信息反馈至上位机软件，并触发UI模块，UI模块日志信息提示操作完成情况。

本发明还提供了一种拼接显示方法，应用于上述拼接显示系统，在一实施例中，如图6所示，该拼接显示方法中包括：S10拼接处理器接收信号分配器接入的待显示视频信号；S20拼接处理器接收控制端分配器发送的控制指令，并触发同步卡实现各拼接处理器的时钟同步；S30拼接处理器根据接收的控制指令在显示屏相应的位置显示视频信号，实现视频信号的拼接显示。

在本实施例中，拼接显示系统中的每台拼接处理器中均配置有同步卡，且多台拼接处理器之间通过同步卡物理连接。具体，该同步卡中包含多个物理网口，包括输入口和输出口，便于各拼接处理器中的同步卡依次连接。如，当拼接显示系统中包括三台拼接处理器，则第一台拼接处理器中的同步卡通过输出口与第二台拼接处理器中同步卡的输入口连接，第二台拼接处理器中同步卡的输出口与第三台拼接处理器同步卡的输入口连接，实现三台拼接处理器的依次连接。以此类推，当拼接显示系统中包括n台拼接处理器，从第1台拼接处理器到第n台拼接处理器通过同步卡的输入口和输出口依次连接。

信号分配器用于接收视频信号源(如图1中的视频信号源1、视频信号源2、…、视频信号源n)输出的视频信号，并将接收的视频信号分别输出至各拼接处理器，其型号根据实际应用中拼接处理器的数量选定，如，当系统中包括两台拼接处理器，则使用1分2的信号分配器；当系统中包括四台拼接处理器，则使用1分4的信号分配器，以此类推。

控制端分配器用于对多台拼接处理器进行控制，便于与之连接的上位机根据输入的用户配置信息(对应图示中的用户操作)实现对多台拼接处理器的控制。与信号分配器类似，其型号根据实际应用中拼接处理器的数量选定，可提供1对N控制端分配器。

如图2所示，拼接处理器中除了配置同步卡之外，还包括：数据采集模块，与信号分配器连接，用于接收信号分配器接入的待显示视频信号，转换为数据信号后进行缓存；控制端，与控制端分配器连接，用于接收控制端分配器发送的控制指令；分别与数据采集模块和控制端连接的数据交换模块，用于根据控制端发送的控制指令读取缓存数据；及与数据交换模块连接的数据输出模块，用于根据显示屏中屏幕的位置信息显示读取的缓存数据。

具体，数据采集模块中包括入口采集单元及第一FPGA处理阵列(图像处理阵列)，数据交换模块具体表现为数据交换中心，数据输出模块中包括第二FPGA处理阵列和信号输出单元。工作中，信号分配器将待输出的视频信号发送至拼接处理器之后，拼接处理器通过入口采集单元中输入板卡的物理视频接口对接入的视频信号进行采集，并经过PHY(接口芯片)转为数据信号后发送至第一FPGA处理阵列，第一FPGA处理阵列接收到数据信号并处理后将其缓存于缓存区(如DDR缓存)中。之后，数据交换中心根据控制端接收到的执行指令信息调取DDR缓存中的缓存数据，经过数据交换中心后进入输出缓存区中，以此第二FPGA处理阵列根据相应的图像位置读取缓存区中的数据，并根据屏幕的位置显示视频信号，最终由信号输出单元中的输出板卡物理接口传输到显示屏中进行显示。

基于此，在拼接显示中，用户于上位机软件进行操作后，将包含用户配置信息的执行命令发送至控制端分配器。控制端分配器接接收到该执行命令后分发至各拼接处理器。各拼接处理器接收到控制端分配器发送的指令后，触发同步卡，实现各拼接处理器的时钟同步。之后，各拼接处理器分别显示开窗，并将操作成功的信息反馈至上位机，并于上位机中显示操作完成。

在本实例中，上位机软件用于通过发送执行指令控制开窗、关窗、置顶、清除窗口等操作。如图3所示，在该上位机软件中包括系统界面、模块管理器、通讯模块、内核数据对象模型及日志输出模块，其中，系统界面主要包括通用设置界面、虚拟墙体视图及视频信号源列表。在工作中，用户在上位机软件中进行操作后，执行开窗动作。上位机的系统界面层获取到用户开窗坐标、开窗等信号后，将其写到内部的数据模块中。之后，数据模块根据用户配置信息触发模块管理器，模块管理器再根据该用户配置信息查找各拼接处理器对应的软件模块，并生成对应的执行命令发送至通信模块，通过该通信模块将执行命令发送至控制端分配器。控制端分配器接收到执行命令之后，分发至对应的拼接处理器中。各拼接处理器接收到控制端分配器发送的指令后，触发同步卡，实现各拼接处理器的时钟同步。之后，各拼接处理器分别显示开窗，并将操作成功的信息通过通信模块反馈至上位机。数据模块接收到操作完成信息后，触发日志输出模块，提示操作完成情况，完成上位机的控制过程。

对上述实施例进行改进得到本实施例，在本实施例中，拼接显示系统中包括两台拼接处理器，两台拼接处理器中为一台主拼接处理器及一台从拼接处理器，且主拼接处理器中的同步卡与从拼接处理器中的同步卡连接，基于此，在拼接处理器接收控制端分配器发送的控制指令，并触发同步卡实现各拼接处理器的时钟同步中包括：主拼接处理器接收控制端分配器发送的控制指令，并触发同步卡发送同步信息至从拼接处理器中的同步卡；从拼接处理器接收控制端分配器发送的控制指令，并等待同步信息；当从拼接处理器中的同步卡接收到同步信息，主拼接处理器和从拼接处理器之间根据同步信息实现时钟同步。

对上述述实施例进行改进得到本实施例，在本实施例中，拼接显示系统中包括两台以上拼接处理器，两台以上拼接处理器中为一台主拼接处理器及一台以上从拼接处理器，且主拼接处理器中的同步卡与其中一从拼接处理器中的同步卡连接，各从拼接处理器中的同步卡依次连接；基于此，在拼接处理器接收控制端分配器发送的控制指令，并触发同步卡实现各拼接处理器的时钟同步中包括：主拼接处理器接收控制端分配器发送的控制指令，并触发同步卡发送同步信息至与之连接的从拼接处理器中的同步卡；各从拼接处理器接收控制端分配器发送的控制指令，并等待同步信息；当与主拼接处理器连接的从拼接处理器中的同步卡接收到同步信息，进一步将接收到的同步信息发送至与之连接的从拼接处理器，直到所有从拼接处理器接收到同步信息，主拼接处理器和各从拼接处理器之间根据同步信息实现时钟同步。

应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本发明的优选实施例，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种拼接显示系统，其特征在于，包括：

两台以上的集中式拼接处理器，每台所述拼接处理器中配置有一同步卡，且各拼接处理器中的同步卡依次连接，以实现各拼接处理器的时钟同步；

分别与各拼接处理器连接的信号分配器，用于将待显示的视频信号接入各拼接处理器；

分别与各拼接处理器连接的控制端分配器，用于根据用户配置信息控制各拼接处理器对接入的视频信号进行处理及输出；及

分别与各拼接处理器连接的显示屏，用于在相应的位置显示各拼接处理器输出的视频信号，实现视频信号的拼接显示。

2.如权利要求1所述的拼接显示系统，其特征在于，所述拼接显示系统中包括两台拼接处理器，所述两台拼接处理器为一台主拼接处理器及一台从拼接处理器，且所述主拼接处理器中的同步卡与从拼接处理器中的同步卡连接；所述主拼接处理器中的同步卡用于发送同步信息至从拼接处理器中的同步卡，所述主拼接处理器和从拼接处理器之间根据所述同步信息实现时钟同步。

3.如权利要求1所述的拼接显示系统，其特征在于，所述拼接显示系统中包括两台以上拼接处理器，所述两台以上拼接处理器为一台主拼接处理器及一台以上从拼接处理器，且所述主拼接处理器中的同步卡与其中一从拼接处理器中的同步卡连接，各从拼接处理器中的同步卡依次连接；所述主拼接处理器中的同步卡用于发送同步信息至与之连接的从拼接处理器中的同步卡，从拼接处理器中的同步卡用于将接收到的同步信息发送至与之连接的下一台从拼接处理器中的同步卡，所述主拼接处理器和各从拼接处理器之间根据所述同步信息实现时钟同步。

4.如权利要求2或3所述的拼接显示系统，其特征在于，所述同步信息中包括待同步的时钟信号和场信号；

主拼接处理器和从拼接处理器之间根据所述同步信息实现时钟同步和场信号同步。

5.如权利要求1-3任意一项所述的拼接显示系统，其特征在于，在各拼接处理器中还包括：

数据采集模块，与所述信号分配器连接，用于接收信号分配器接入的待显示视频信号，转换为数据信号后进行缓存；

控制端，与所述控制端分配器连接，用于接收所述控制端分配器发送的控制指令；

分别与所述数据采集模块和控制端连接的数据交换模块，用于根据所述控制端发送的控制指令读取缓存数据；及

与所述数据交换模块连接的数据输出模块，用于根据显示屏中屏幕的位置信息显示读取的缓存数据。

6.一种拼接显示方法，其特征在于，应用于如权利要求1-5任意一项所述的拼接显示系统，所述拼接显示方法中包括：

拼接处理器接收信号分配器接入的待显示视频信号；

拼接处理器接收控制端分配器发送的控制指令，并触发同步卡实现各拼接处理器的时钟同步；

拼接处理器根据接收的控制指令在显示屏相应的位置显示视频信号，实现视频信号的拼接显示。

7.如权利要求6所述的拼接显示方法，其特征在于，所述拼接显示系统中包括两台拼接处理器，所述两台拼接处理器中为一台主拼接处理器及一台从拼接处理器，且所述主拼接处理器中的同步卡与从拼接处理器中的同步卡连接；

在所述拼接处理器接收控制端分配器发送的控制指令，并触发同步卡实现各拼接处理器的时钟同步中包括：

主拼接处理器接收控制端分配器发送的控制指令，并触发同步卡发送同步信息至从拼接处理器中的同步卡；

从拼接处理器接收控制端分配器发送的控制指令，并等待同步信息；

当从拼接处理器中的同步卡接收到同步信息，主拼接处理器和从拼接处理器之间根据所述同步信息实现时钟同步。

8.如权利要求6所述的拼接显示方法，其特征在于，所述拼接显示系统中包括两台以上拼接处理器，所述两台以上拼接处理器中为一台主拼接处理器及一台以上从拼接处理器，且所述主拼接处理器中的同步卡与其中一从拼接处理器中的同步卡连接，各从拼接处理器中的同步卡依次连接；

在所述拼接处理器接收控制端分配器发送的控制指令，并触发同步卡实现各拼接处理器的时钟同步中包括：

主拼接处理器接收控制端分配器发送的控制指令，并触发同步卡发送同步信息至与之连接的从拼接处理器中的同步卡；

各从拼接处理器接收控制端分配器发送的控制指令，并等待同步信息；

当与主拼接处理器连接的从拼接处理器中的同步卡接收到同步信息，进一步将接收到的同步信息发送至与之连接的从拼接处理器，直到所有从拼接处理器接收到所述同步信息，主拼接处理器和各从拼接处理器之间根据所述同步信息实现时钟同步。

9.如权利要求7或8所述的拼接显示方法，其特征在于，所述同步信息中包括待同步的时钟信号和场信号；

主拼接处理器和从拼接处理器之间根据所述同步信息实现时钟同步和场信号同步。

10.如权利要求6-8任意一项所述的拼接显示方法，其特征在于，

在所述拼接处理器接收信号分配器接入的待显示视频信号中，包括：

接收信号分配器接入的待显示视频信号；

将接收到的视频信号转换为数据信号并进行缓存；

在所述拼接处理器根据接收的控制指令在显示屏相应的位置显示视频信号，实现视频信号的拼接显示中，包括：

根据所述控制指令读取缓存数据；

根据显示屏中屏幕的位置信息显示读取的缓存数据。

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