CN111208757A - 一种基于FPGA的eMMC主控制器 - Google Patents
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- 230000004044 response Effects 0.000 claims abstract description 34
- 238000004891 communication Methods 0.000 claims abstract description 13
- 230000006870 function Effects 0.000 claims description 15
- 230000005540 biological transmission Effects 0.000 claims description 8
- 238000012545 processing Methods 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 238000013480 data collection Methods 0.000 claims description 2
- 230000003993 interaction Effects 0.000 claims description 2
- 238000004806 packaging method and process Methods 0.000 claims description 2
- 125000004122 cyclic group Chemical group 0.000 claims 1
- 238000013461 design Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 101000711846 Homo sapiens Transcription factor SOX-9 Proteins 0.000 description 3
- 102100034204 Transcription factor SOX-9 Human genes 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 101100232371 Hordeum vulgare IAT3 gene Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000002054 transplantation Methods 0.000 description 1
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0423—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/20—Pc systems
- G05B2219/25—Pc structure of the system
- G05B2219/25257—Microcontroller
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Abstract
本发明公开了一种基于FPGA的eMMC主控制器，包括eMMC顶层模块、eMMC控制模块、eMMC初始化模块、eMMC读写模块、eMMC缓存模块、eMMC擦除模块、CMD发送模块和CMD响应模块，eMMC顶层模块分别与eMMC控制模块、eMMC初始化模块、eMMC读写模块、eMMC缓存模块及eMMC擦除模块连接进行数据通信；eMMC读写模块分别与eMMC控制模块、eMMC缓存模块连接进行数据通信；eMMC擦除模块与eMMC控制模块进行数据通信。本发明对外接口简单，提供数据流接口给用户使用；对于FPGA设计时序容易收敛，使用更稳定。
Description
技术领域
本发明属于电子信息领域，具体涉及一种基于FPGA的eMMC主控制器。
背景技术
随着电子信息技术的高速发展，人们对智能手机、平板电脑等消费电子产品和移动多媒体设备的需求快速增长，引发了对高速大容量数据存储的需求越来越大。智能终端和移动多媒体设备对文档、图片、音频、视频等数据存储要求越来越高。而在电子产品中传统使用的NAND FLASH芯片具有兼容性差、操作复杂度高、管理难度大、传输速度慢的缺点，eMMC作为一种内嵌式存储芯片，以其接口简单、存储容量大、传输速度快和集成度高的优势，使得它在智能消费电子产品以及移动多媒体设备中广泛应用。
现有的eMMC主控制器一般都是ARM处理器或者单片机进行控制，只需要调用硬件厂商底层函数进行控制就可以进行对eMMC读写，但是这种CPU控制的方法缺点在于速度低，并且随着CPU内部的多任务执行，eMMC的读写速度会越来越低。
发明内容
本发明的目的在于提供一种基于FPGA的eMMC主控制器，该模块对eMMC协议进行精简，对IP模块的接口简洁化设计，实现对eMMC进行数据读写和擦除控制。
实现本发明目的的技术解决方案为：一种基于FPGA的eMMC主控制器，包括eMMC顶层模块、eMMC控制模块、eMMC初始化模块、eMMC读写模块、eMMC缓存模块、eMMC擦除模块、CMD发送模块和CMD响应模块，eMMC顶层模块分别与eMMC控制模块、eMMC初始化模块、eMMC读写模块、eMMC缓存模块及eMMC擦除模块连接进行数据通信；eMMC读写模块分别与eMMC控制模块、eMMC缓存模块连接进行数据通信；eMMC擦除模块与eMMC控制模块进行数据通信。
本发明与现有技术相比，其显著优点在于： 1）简化用户接口，提供数据流操作；2）占用FPGA逻辑资源极少，容易移植，时序上容易收敛。
附图说明
图1为本发明所述的基于FPGA的eMMC主控制器实现框图。
图2 为本发明eMMC初始化流程图。
图3 为本发明eMMC数据读流程图。
图4 为本发明eMMC数据写流程图。
具体实施方式
下面结合附图对本发明作进一步详细描述。
结合图1，本发明所述的一种基于FPGA的eMMC主控制器，按照eMMC（EmbeddedMulti Media Card）协议标准规范，在Xilinx 7系列FPGA(Field Programable GateArray)中进行逻辑编程，包括eMMC顶层模块、eMMC控制模块、eMMC初始化模块、eMMC读写模块、eMMC缓存模块、eMMC擦除模块、CMD发送模块和CMD响应模块，eMMC顶层模块分别与eMMC控制模块、eMMC初始化模块、eMMC读写模块、eMMC缓存模块及eMMC擦除模块连接进行数据通信；eMMC读写模块分别与eMMC控制模块、eMMC缓存模块连接进行数据通信；eMMC擦除模块与eMMC控制模块进行数据通信。
eMMC顶层模块功能是封装eMMC初始化模块、eMMC读写模块、eMMC缓存模块、eMMC擦除模块、CMD发送模块和CMD响应模块，提供简易指令操作给用户使用，并且提供数据流输入和输出接口。
eMMC控制模块用于完成eMMC底层控制功能，包括读写、系统控制交互。
eMMC初始化模块功能是系统上电后，在eMMC进行正常读写之前，必须按照eMMC协议规范规定的步骤完成初始化，初始化模块的主要功能是完成对 eMMC芯片的基本配置工作，比如芯片复位、工作电压匹配、相对地址 RCA 分配、工作时钟切换以及数据总线位宽设置等。
eMMC初始化模块包括CMD发送模块和CMD响应模块；系统上电后，在 eMMC 进行正常读写之前，必须按照eMMC协议规范规定的步骤完成初始化。本文设计的eMMC主控制器的初始化模块的主要功能是控制和引导eMMC设备完成初始化操作，其初始化流程图如图2所示。
初始化模块完成的主要功能是eMMC芯片的基本配置操作，比如芯片复位、工作电压匹配、相对地址RCA分配、工作时钟切换以及数据总线位宽设置等。本发明设计的初始化模块其工作流程如下所示：
（1）eMMC复位转换到Idle状态采用软件复位，主机通过控制器的初始化模块发送命令CMD0进行复位。eMMC复位之后，所有的寄存器都复位成默认值，此时CLK需要设置成0~400KHz范围，而本发明设计的初始化时钟输出的是400KHz，满足设计需求。
（2）在Idle状态，该模块向eMMC设备发送命令CMD1进行双电压和扇区模式匹配，如果eMMC的响应寄存器OCR的busy位响应为0，因此设备上电复位没有成功，须要重新发送CMD1命令，直到接收到的busy位为1且电压范围和扇区模式匹配，则eMMC进入Ready状态。
（3）在Ready状态，初始化模块通过发送命令CMD2请求读取eMMC设备 CID的内部信息；如果命令发送成功并且得到了CID寄存器的内容（其中响应R2是136bit），eMMC则进入Identification状态，否则eMMC状态将维持在Ready状态不变。
（4）初始化流程进入Identification状态之后，发送命令CMD3，对eMMC芯片进行相对地址RCA分配（其典型值是0x0001），对于eMMC阵列需要分配相互独立的相对地址，原因在于eMMC阵列是依靠不同的相对地址来区分的。完成相对地址分配之后，eMMC进入Stand-by状态，另外需要注意当eMMC一旦进入Stand-by状态就不再响应命令CMD1、CMD2和CMD3。
（5）在Stand-by状态，首先发送命令CMD9，获取eMMC设备的CSD寄存器的值，可以得到诸如数据块长度、芯片存储容量、支持的最大时钟速率等。然后，再发送设备选定命令CMD7，命令CMD7通过参数中包含设备已经分配的相对地址RCA来选定设备，对于多片共享同一命令总线CMD的eMMC芯片，每次只能选定其中一片。但本文设计的eMMC阵列控制器命令总线CMD是分开连接的，所以可以同时选定所有的eMMC，如此一来eMMC阵列就可以同时工作，可以大大提高数据吞吐量。此时eMMC设备进入Transfer状态。
（6）在Transfer状态，初始化模块首先发送命令CMD6，其中命令中包含切换工作速率的参数，将eMMC从初始化的低速模式切换到正常工作的高速模式。时钟模式切换以后，此模块需要再次发送CMD6命令，其中命令中包含的参数是数据位宽切换和时钟单双沿模式的选择，eMMC设备复位之后默认状态是一位数据位宽和时钟单沿模式。在该控制器设计中，数据位宽设定的是8位，时钟模式使用的是单沿模式。其中，这两次CMD6命令顺序可调换。此时，eMMC 停留在Transfer状态，初始化工作全部完成，并生成初始化完成标志，通知用户层可以进行数据读写以及时钟模块可以将时钟切换到高速时钟。eMMC控制器的初始化模块完成了eMMC复杂的基本配置和操作流程，简化了上层用户的操作。如果eMMC在数据传输过程或其他过程出现不可预见的错误，可以利用硬件复位使其重新进入初始化流程，这样就可以使eMMC结束错误过程，再次进入正常工作状态。
eMMC读写模块主要作用是在对eMMC进行读写操作时，根据数据传输流程发送相应的读写操作命令以及响应的相应处理。
eMMC读写模块主要作用是在对eMMC进行读写操作时，根据数据传输流程发送相应的读写操作命令以及响应的相应处理。此外，主控制模块还会和数据处理、命令接口模块进行数据通信。数据读和数据写详细设计如下：
（1）数据读分为单块读和多块读，eMMC数据读流程图如图3所示；单块读操作开始时，主机通过eMMC控制器的主控制模块首先发送命令CMD16设置块长度，其中默认块长度为512B；然后发送单块读命令CMD17（包含单块读起始地址参数）后，根据数据单块读时序，如果超过NCR个时钟周期未检测到R1响应则认为响应超时超时，需要重新发送命令CMD17，此外响应错误也需要重发命令。读取的单块数据在数据处理模块做CRC检验时，然后把比对结果传送给主控制模块，如果CRC检验一致则单块读完成，不然需要再次发送命令 CMD17再次进行单块读，直到读取CRC检验一致。在进行多块读过程时，首先发送CMD16命令进行块长配置，然后发送CMD23命令配置多块读块数，接着发送多块读命令CMD18，如果响应正常则进行单块读，否则重新发送CMD18命令。同单块读一样，如果CRC校验不一致则需要重新开始读过程，否则发送 CMD13命令查询BUSY位是否为高，如果为高就一直等待并轮询发送命令CMD13继续查询设备状态，直到检测到BUSY位为低则单块读完成，此时读块数累加，然后重复此过程，直到读取块数和设定块数一致，则多块读完成。
（2）数据写分为单块写和多块写，eMMC数据写流程图如图4所示。单块写操作开始时，主控制模块首先发送CMD16命令设置块长度，然后发送单块写命令CMD24（包含单块写起始地址参数），但只要命令CMD24响应错误或超时就需要再次发送。写入eMMC的单块数据包含有CRC校验，在eMMC内部也会对数据进行校验并将校验结果反馈给控制器，如果CRC校验不一致则需要重新开始写过程，否则通过发送命令CMD13查询设备状态，如果BUSY位为高则需要轮询发送CMD13查询，直到BUSY位为低则单块写完成。多块写操作开始时，主控制模块首先发送命令CMD16设置块长度，然后通过命令CMD23设置多块写块数。这些基本设置完成之后，主控制模块发送命令CMD25进行多块写，同单块写一样如果响应R1错误或超时，则需要重新开始多块写过程。接着，将单块数据写入eMMC，写入eMMC的数据附带的CRC检验结果会自动和其内部计算的CRC检验结果进行比对，并将校验比对结果通过DAT0（正确状态值为010，错误状态值为101）反馈给控制器，如果接收到的状态值错误则需要重发多块多命令，否则控制器通过发送命令CMD13查询eMMC设备BUSY位是否为高，如果为高则需要继续等待并接着发送CMD13命令查询其状态，直到 BUSY位为低则表明单块写完成，然后写块数进行累加，最后重复以上过程，直到设定写块数和块数累加值一样，则多块写完成。
eMMC缓存模块主要功能是和用户数据流进行时钟和位宽转换，并通过逻辑功能电路控制读写方向和读写字节数量。
eMMC擦除模块功能是eMMC数据擦除和垃圾数据收集，需要用户输入擦除起始和结尾地址，在擦除eMMC时，根据eMMC标准的擦除流程发出相应的命令进行擦除，擦除完成时模块会给出标记，由于eMMC芯片写入时候会覆盖原来数据，所以擦除模块不是必须使用的。
CMD发送模块根据CMD命令发送时序将CMD命令发送给eMMC芯片，模块接收到CMD命令后，生成对应的CRC校验值，根据CMD发送时序输出到CMD线上，模块处理完成后输出发送完成标志，命令响应类型和响应长度。
CMD响应模块接收eMMC芯片发出CMD命令的响应数据，模块根据响应类型和长度，生成响应数据的CRC值，验证CRC值是否正确，最后给出响应数据和CRC校验是否正确的信号。
本发明基于FPGA具有稳定性好、灵活性高、系统集成密度高、研发和时间成本低、处理速度快等优势；要比传统的CPU控制传输速度更快，并且通用性更好。
Claims (1)
1.一种基于FPGA的eMMC主控制器，其特征在于：包括eMMC顶层模块、eMMC控制模块、eMMC初始化模块、eMMC读写模块、eMMC缓存模块、eMMC擦除模块、CMD发送模块和CMD响应模块，eMMC顶层模块分别与eMMC控制模块、eMMC初始化模块、eMMC读写模块、eMMC缓存模块及eMMC擦除模块连接进行数据通信；eMMC读写模块分别与eMMC控制模块、eMMC缓存模块连接进行数据通信；eMMC擦除模块与eMMC控制模块进行数据通信；
eMMC顶层模块功能是封装eMMC初始化模块、eMMC读写模块、eMMC缓存模块、eMMC擦除模块、CMD发送模块和CMD响应模块，提供简易指令操作给用户使用，并且提供数据流输入和输出接口；
eMMC控制模块用于完成eMMC底层控制功能，包括读写、系统控制交互；
eMMC初始化模块功能是系统上电后，在eMMC进行正常读写之前，必须按照 eMMC 协议规范规定的步骤完成初始化，初始化模块的主要功能是完成对eMMC 芯片的基本配置工作，比如芯片复位、工作电压匹配、相对地址RCA分配、工作时钟切换以及数据总线位宽设置；
eMMC读写模块是在对eMMC进行读写操作时，根据数据传输流程发送相应的读写操作命令以及响应的相应处理；
eMMC缓存模块是和用户数据流进行时钟和位宽转换，并通过逻辑功能电路控制读写方向和读写字节数量；
eMMC擦除模块功能是eMMC数据擦除和垃圾数据收集，需要用户输入擦除起始和结尾地址，在擦除eMMC时，根据eMMC标准的擦除流程发出相应的命令进行擦除，擦除完成时模块会给出标记；
CMD发送模块根据CMD命令发送时序将CMD命令发送给eMMC芯片，模块接收到CMD命令后，生成对应的CRC校验值，根据CMD发送时序输出到CMD线上，模块处理完成后输出发送完成标志，命令响应类型和响应长度；
CMD响应模块接收eMMC芯片发出CMD命令的响应数据，模块根据响应类型和长度，生成响应数据的CRC值，验证CRC值是否正确，最后给出响应数据和CRC校验是否正确的信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911375985.5A CN111208757A (zh) | 2019-12-27 | 2019-12-27 | 一种基于FPGA的eMMC主控制器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911375985.5A CN111208757A (zh) | 2019-12-27 | 2019-12-27 | 一种基于FPGA的eMMC主控制器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111208757A true CN111208757A (zh) | 2020-05-29 |
Family
ID=70789422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911375985.5A Pending CN111208757A (zh) | 2019-12-27 | 2019-12-27 | 一种基于FPGA的eMMC主控制器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111208757A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
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- 2019-12-27 CN CN201911375985.5A patent/CN111208757A/zh active Pending
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