CN111198836B - 数据处理装置和计算设备 - Google Patents

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Abstract

本发明实施例提供一种数据处理装置和计算设备，该数据处理装置包括：可编程芯片，与可编程芯片通过总线连接的非易失性存储器以及第一接口；数据处理装置通过第一接口与CPU连接；数据处理装置具有标准非易失性存储器的封装规格。通过提供一种具有标准非易失性存储器的封装规格的数据处理装置，从而该数据处理装置可以适用于任何具有标准非易失性存储器的槽位的设备。在该数据处理装置内设置有可编程芯片以及与可编程芯片通过总线连接的非易失性存储器基于可编程芯片的高并发处理能力，可以实现数据在数据处理装置本地的加速运算、存储。

Description

数据处理装置和计算设备
技术领域
本发明涉及存储技术领域，尤其涉及一种数据处理装置和计算设备。
背景技术
随着数据量的持续飙升，服务器面对越来越严峻的数据存储压力，往往通过部署多个大容量的固态硬盘(Solid State Drives，简称SSD)等存储装置来满足海量数据的存储需求。
但是，大量的SSD的部署，海量数据的存储对服务器的中央处理器(CentralProcessing Unit，简称CPU)资源的占用却更加严重，CPU对海量数据进行一定的计算处理后存入SSD也会带来一定的延迟，影响存储性能。
发明内容
本发明实施例提供一种数据处理装置和计算设备，用以实现数据的高效运算、存储。
第一方面，本发明实施例提供一种数据处理装置，包括：
可编程芯片，与所述可编程芯片通过总线连接的非易失性存储器以及第一接口；
所述数据处理装置通过所述第一接口与CPU连接；
所述数据处理装置具有标准非易失性存储器的封装规格。
第二方面，本发明实施例提供一种计算设备，包括：
主板、CPU以及如第一方面所述的数据处理装置；
所述主板具有第一插槽和第二插槽；
所述CPU通过所述第一插槽与所述主板连接，所述数据处理装置通过所述第二插槽与所述主板连接。
本发明实施例提供一种具有标准非易失性存储器的封装规格的数据处理装置，从而，该数据处理装置可以适用于任何具有标准非易失性存储器的槽位的服务器。在该数据处理装置内设置有可编程芯片以及与可编程芯片通过总线连接的非易失性存储器以及第一接口。通过第一接口该数据处理装置可以插入服务器的主板上以实现与CPU的连接。通过在该数据处理装置内部设置非易失性存储器以及可编程芯片，基于可编程芯片的高并发处理能力，可以实现数据在数据处理装置本地的加速运算、存储。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种数据处理装置的组成示意图；
图2为本发明实施例提供的另一种数据处理装置的组成示意图；
图3为本发明实施例提供的又一种数据处理装置的组成示意图；
图4为本发明实施例提供的一种计算设备的组成示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义，“多种”一般包含至少两种，但是不排除包含至少一种的情况。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的商品或者系统不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种商品或者系统所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的商品或者系统中还存在另外的相同要素。
图1为本发明实施例提供的一种数据处理装置的组成示意图，如图1所示，该数据处理装置中包括：
可编程芯片，与可编程芯片通过总线连接的非易失性存储器以及第一接口。
其中，该数据处理装置通过第一接口与CPU连接。
其中，该数据处理装置具有标准非易失性存储器的封装规格。
其中，可编程芯片可以是现场可编程门阵列(Field-Programmable Gate Array，简称FPGA)芯片。
其中，标准非易失性存储器的封装规格，可以是标准的固态硬盘的封装规格。实际应用中，可选地，为兼顾目前大多服务器中广泛采用的固态硬盘封装规格，上述标准固态硬盘的封装规格可以为3.5寸固态硬盘的封装规格。
本发明实施例中“数据处理装置具有3.5寸固态硬盘的封装规格”是指该数据处理装置具有3.5寸固态硬盘的尺寸和形状特征，但是其内部组成与传统的3.5寸固态硬盘不同。
从而，可选地，与该标准非易失性存储器的封装规格相匹配地，该第一接口可以为SFF-8639接口。从而，可以通过该第一接口将数据处理装置插入服务器主板的相应接口槽位，从而实现该数据处理装置与CPU的连接。
该数据处理装置与CPU连接的实现方式不限于上述举例的SFF-8639接口。
实际应用中，CPU可以通过第一接口向数据处理装置发送数据读写指令，从而，数据处理装置中的可编程芯片可以响应该数据读写指令来对非易失性存储器进行数据读写处理。比如对从CPU接收到的数据进行处理，将处理结果存入到本地的非易失性存储器中，以及将从非易失性存储器中读取到的数据反馈给CPU。
其中，可选地，该第一接口可以通过比如外部设备互联标准(PeripheralComponent Interconnect express，简称PCIe)总线与可编程芯片连接，如图1所示，比如可以通过PCIex4总线与可编程芯片(图1中示意的FPGA芯片)连接。图1中示意的PCIex4总线仅为一种举例，不以此为限。
可选地，如图1所示，该数据处理装置中包含的非易失性存储器可以是支持非易失性存储器标准(Non-Volatile Memory Express，简称NVMe)的具有M.2接口的SSD，比如可以表示为：M.2NVMe SSD。可以根据实际需求，在该数据处理装置内设置一个或多个SSD。
其中，每个M.2NVMe SSD可以通过比如PCIe总线与可编程芯片(图1中示意的FPGA芯片)连接，比如图1中示意的M.2NVMe SSD分别通过PCIex4总线与FPGA芯片连接。图1中示意的PCIex4总线仅为一种举例，不以此为限。
基于本实施例提供的数据处理装置，比如当需要存储某业务系统产生的数据时，该数据的存储过程简单来说可以是：CPU通过第一接口将数据传输给可编程芯片，可编程芯片对该数据进行一定的计算处理，计算后的数据直接存入直连的非易失性存储器比如图1中示意的M.2NVMe SSD中。从而，基于可编程芯片的高并发处理能力以及在数据处理装置内部设置的与可编程芯片直连的非易失性存储器，实现了数据在数据处理装置本地的快速运算、存储。
图2为本发明实施例提供的另一种数据处理装置的组成示意图，如图2所示，在图1所示实施例基础上，在该数据处理装置中包含的非易失性存储器的数量为多个(比如为图2中示意的两个M.2NVMe SSD)的情况下，可选地，该数据处理装置还可以包括：
分别与可编程芯片(图2中示意的FPGA芯片)和CPU通过总线连接的第二接口。
其中，如图2中所示，可选地，当第一接口通过PCIex4总线与可编程芯片连接时，该第二接口可以是支持PCIex4总线连接的接口，即该第二接口也可以通过PCIex4总线与可编程芯片连接。
本实施例中，设置该第二接口的主要目的在于保证可编程芯片输入端的总线带宽与可编程芯片输出端的总线带宽匹配。也就是说，第二接口的总线带宽与第一接口的总线带宽的累加和，与多个非易失性存储器的总线带宽的累加和匹配。
比如，图2中示意的，当数据处理装置中包括两个M.2NVMe SSD，每个M.2NVMe SSD通过PCIex4总线与FPGA芯片连接，以及当第一接口通过PCIex4总线与FPGA芯片连接时，第二接口也可以通过PCIex4总线与FPGA芯片连接，从而保证FPGA芯片输入端和输出端都是两条PCIex4总线对应的总线带宽。
另外，如图2所示，数据处理装置中还可以包含一个或多个内存，该内存比如可以是图2中示意的4通道的DDR4，当然，不以此为限。
图3为本发明实施例提供的又一种数据处理装置的组成示意图，如图3所示，在图1所示实施例或图2所示实施例基础上，该数据处理装置还可以包括：
与可编程芯片连接的以太网接口，该以太网接口用于实现不同的数据处理装置之间的连接。
可以根据实际带宽需要而选用该以太网接口，可选地，该以太网接口可以为QSFP28接口或SFP28接口。通过QSFP28接口可以实现不同数据处理装置之间的100GB的带宽，通过SFP28接口可以实现不同数据处理装置之间的25GB的带宽。该以太网接口还可以采用其他标准接口实现，不以此为限。
通过该以太网接口，可以实现不同数据处理装置之间的级联，从而，一个服务器中可以设置多个本发明实施例提供的数据处理装置，以实现海量数据的存储。
图4为本发明实施例提供的一种计算设备的组成示意图，该计算设备可以是服务器、PC机等设备。如图4所示，该计算设备可以包括：主板、CPU以及至少一个如前述任一实施例所述的数据处理装置。其中，主板具有第一插槽和第二插槽。CPU可以通过第一插槽与主板连接，数据处理装置通过第二插槽与主板连接。
由于该数据处理装置中部署有具有高速处理能力的可编程芯片比如FPGA芯片以及非易失性存储器，通过FPGA芯片可以卸载CPU的计算压力，而数据处理装置本地部署的非易失性存储器可使得FPGA芯片直接对该非易失性存储器进行快速访问，提高了数据处理的速度。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (8)

1.一种数据处理装置，其特征在于，包括：
可编程芯片，与所述可编程芯片通过总线连接的非易失性存储器以及第一接口；
所述数据处理装置通过所述第一接口与CPU连接；
所述数据处理装置具有标准非易失性存储器的封装规格；
所述可编程芯片，用于在所述CPU的控制下，对所述非易失性存储器进行数据读写处理。
2.根据权利要求1所述的数据处理装置，其特征在于，所述封装规格为3.5寸固态硬盘的封装规格。
3.根据权利要求1所述的数据处理装置，其特征在于，所述非易失性存储器的数量为多个，所述数据处理装置还包括：
与所述可编程芯片通过总线连接的第二接口，所述第二接口的总线带宽与所述第一接口的总线带宽的累加和，与所述多个非易失性存储器的总线带宽的累加和匹配；
所述数据处理装置还通过所述第二接口与所述CPU连接。
4.根据权利要求1所述的数据处理装置，其特征在于，所述非易失性存储器为具有M.2接口的固态硬盘。
5.根据权利要求1所述的数据处理装置，其特征在于，所述第一接口为SFF-8639接口。
6.根据权利要求1所述的数据处理装置，其特征在于，还包括：
与所述可编程芯片连接的以太网接口，所述以太网接口用于实现不同的所述数据处理装置之间的连接。
7.根据权利要求6所述的数据处理装置，其特征在于，所述以太网接口为QSFP28接口或SFP28接口。
8.一种计算设备，其特征在于，包括：
主板、CPU以及如权利要求1至7中任一所述的数据处理装置；
所述主板具有第一插槽和第二插槽；
所述CPU通过所述第一插槽与所述主板连接，所述数据处理装置通过所述第二插槽与所述主板连接。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6839774B1 (en) * 1999-10-21 2005-01-04 Samsung Electronics Co., Ltd. Single-chip data processing apparatus incorporating an electrically rewritable nonvolatile memory and method of operating the same
CN201689684U (zh) * 2010-04-13 2010-12-29 苏州达通泰科信息技术有限公司 多闪存并行存储装置
CN102346653A (zh) * 2011-09-16 2012-02-08 成都市华为赛门铁克科技有限公司 存储阵列和存储系统及数据保护方法
CN104716954A (zh) * 2015-03-17 2015-06-17 广东高云半导体科技股份有限公司 带有片上用户非易失性存储器的可编程逻辑器件
CN106557143A (zh) * 2015-09-28 2017-04-05 伊姆西公司 用于数据存储设备的装置和方法
CN206162501U (zh) * 2016-09-18 2017-05-10 深圳市大疆创新科技有限公司 数据转换设备、芯片、及影像系统

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10387303B2 (en) * 2016-08-16 2019-08-20 Western Digital Technologies, Inc. Non-volatile storage system with compute engine to accelerate big data applications

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6839774B1 (en) * 1999-10-21 2005-01-04 Samsung Electronics Co., Ltd. Single-chip data processing apparatus incorporating an electrically rewritable nonvolatile memory and method of operating the same
CN201689684U (zh) * 2010-04-13 2010-12-29 苏州达通泰科信息技术有限公司 多闪存并行存储装置
CN102346653A (zh) * 2011-09-16 2012-02-08 成都市华为赛门铁克科技有限公司 存储阵列和存储系统及数据保护方法
CN104716954A (zh) * 2015-03-17 2015-06-17 广东高云半导体科技股份有限公司 带有片上用户非易失性存储器的可编程逻辑器件
CN106557143A (zh) * 2015-09-28 2017-04-05 伊姆西公司 用于数据存储设备的装置和方法
CN206162501U (zh) * 2016-09-18 2017-05-10 深圳市大疆创新科技有限公司 数据转换设备、芯片、及影像系统

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