CN111177723B - 一种fpga程序下载口的安全保护装置及方法 - Google Patents

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Abstract

本发明实施例公开了一种FPGA程序下载口的安全保护装置及方法，包括CPLD，所述CPLD内设置数字逻辑电路，所述数字逻辑电路包括若干路逻辑控制单元；所述逻辑控制单元用于存储器与接口插针的通断控制，以及存储器与FPGA的通断控制。本发明通过CPLD设置多路逻辑控制单元，实现存储器与接口插针对应引脚的连接，通过逻辑控制电路实现存储器与接口插针、FPGA的通断连接，防止恶意人员通过AS口对FPGA下载恶意程序，保证了FPGA系统的安全。

Description

一种FPGA程序下载口的安全保护装置及方法
技术领域
本发明涉及计算机安全技术领域,具体地说是一种FPGA程序下载口的安全保护装置及方法。
背景技术
FPGA(Field-Programmable Gate Array现场可编程门阵列)是易失性的可编程逻辑器件，其内部存储的程序在芯片断电后不能保存，所以需要采用外部的非易失性存储器件保存FPGA的程序，以便在下次上电后FPGA从外部存储器中读取程序后加载到FPGA内部的RAM(Random Access Memory，随机存取存储器)运行。把FPGA程序下载到外部存储器需要用到FPGA的程序下载口，即主动串行AS(active serial)接口，通过AS接口连接专用的线缆把FPGA的程序下载到外部存储器中。
如图1所示，FPGA的AS口各信号连接至AS插针对应的针脚，进行程序下载的时候把下载线缆(例如USB Blaster下载线缆)的一端连接至PC机，另一端连接至AS插针，把程序下载到FPGA的外部存储器中。
AS接口在给程序下载带来便利的同时，也存在较大安全隐患：AS接口一旦被恶意人员利用，可以进行恶意程序的下载，即：将程序文件进行篡改之后下载到存储器中，给目标设备的运行带来危害。现有下载口结构未考虑安全性，恶意人员只要通过下载线缆连到PC机，就可以对FPGA进行恶意代码的下载，造成FPGA目标系统的安全隐患。
发明内容
本发明实施例中提供了一种FPGA程序下载口的安全保护装置及方法，以解决现有技术中FPGA程序下载结构不安全的问题。
为了解决上述技术问题，本发明实施例公开了如下技术方案：
本发明第一方面提供了一种FPGA程序下载口的安全保护装置，所述装置包括CPLD，所述CPLD内设置数字逻辑电路，所述数字逻辑电路包括若干路逻辑控制单元；所述逻辑控制单元用于存储器与接口插针的通断控制，以及存储器与FPGA的通断控制。
进一步地，所述逻辑控制单元包括第一逻辑控制单元、第二逻辑控制单元、第三逻辑控制单元和第四逻辑控制单元；
所述第一逻辑控制单元用于存储器的数据输出引脚与接口插针的第一数据引脚的连通控制；
所述第二逻辑控制单元用于存储器的时钟引脚与接口插针时钟引脚的连通控制；
所述第三逻辑控制单元用于存储器的片选信号引脚与接口插针片选信号引脚的连通控制；
所述第四逻辑控制单元用于存储器的数据输入引脚与接口插针的第二数据引脚的联通控制；
所述接口插针的第一数据引脚、时钟引脚、片选信号引脚和第二数据引脚分别连接FPGA的第一数据引脚、时钟引脚、片选信号引脚和第二数据引脚。
进一步地，所述第一逻辑控制单元包括与门AND1_1、AND1_2和或门OR1，所述与门AND1_1的输入端分别连接flag信号端和存储器的数据输出引脚，输出端连接或门OR1的其一输入端；所述与门AND1_2的输入端分别连接NC1信号和非门的输出端，输出端连接或门OR1的另一输入端；所述或门OR1的输出端连接所述接口插针的第一数据引脚；所述非门的输入端连接flag信号端，所述NC1为高阻态引脚。
进一步地，所述第二逻辑控制单元包括与门AND2_1、AND2_2和或门OR2，所述与门AND2_1的输入端分别连接flag信号端和接口插针的时钟引脚，输出端连接或门OR2的其一输入端；所述与门AND2_2的输入端分别连接NC2信号和非门的输出端，输出端连接或门OR2的另一输入端；所述或门OR2的输出端连接所述存储器的时钟引脚；所述非门的输入端连接flag信号端，所述NC2为高阻态引脚。
进一步地，所述第三逻辑控制单元包括与门AND3_1、AND3_2和或门OR3，所述与门AND3_1的输入端分别连接flag信号端和接口插针的片选信号引脚，输出端连接或门OR3的其一输入端；所述与门AND3_2的输入端分别连接NC3信号和非门的输出端，输出端连接或门OR3的另一输入端；所述或门OR3的输出端连接所述存储器的片选信号引脚；所述非门的输入端连接flag信号端，所述NC3为高阻态引脚。
进一步地，所述第四逻辑控制单元包括与门AND4_1、AND4_2和或门OR4，所述与门AND4_1的输入端分别连接flag信号端和接口插针的第二数据引脚，输出端连接或门OR4的其一输入端；所述与门AND4_2的输入端分别连接NC4信号和非门的输出端，输出端连接或门OR4的另一输入端；所述或门OR4的输出端连接所述存储器的时钟引脚；所述非门的输入端连接flag信号端，所述NC4为高阻态引脚。
本发明第二方面提供了一种FPGA程序下载口的安全保护方法，基于所述的装置，所述方法包括：
利用CPLD设置数字逻辑电路，所述数字逻辑电路包括若干路逻辑控制单元；
利用所述逻辑控制单元进行存储器和插口引脚的通断控制。
进一步地，所述逻辑控制单元的输入端接收管理员发送的通断信号，根据所述通断信号对存储器和插口引脚进行通断控制。
进一步地，逻辑控制单元根据通断信号对存储器和插口引脚进行通断控制具体为：
当所述通断信号为高电平时，所述逻辑控制单元控制存储器与接口插针连接；
当所述通断信号为低电平时，所述逻辑控制单元控制存储器与接口插针断开。
发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
通过CPLD设置多路逻辑控制单元，实现存储器与接口插针对应引脚的连接，通过逻辑控制电路实现存储器与接口插针、FPGA的通断连接，防止恶意人员通过AS口对FPGA下载恶意程序，保证了FPGA系统的安全。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中FPGA程序下载结构示意图；
图2是本发明所述装置的结构示意图；
图3是AS接口插针的引脚示意图；
图4是EPCS存储器的芯片引脚示意图；
图5是本发明所述装置的电路结构示意图；
图6是本发明所述方法的流程示意图。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
如图2所示，本发明的PGA程序下载口的安全保护装置包括CPLD4，CPLD4内设置数字逻辑电路，数字逻辑电路包括若干路逻辑控制单元；逻辑控制单元用于存储器3与接口插针2的通断控制，以及存储器3与FPGA1的通断控制。
FPGA端的AS接口信号线主要有7个，分别为：CONF_DONE，配置完成信号，高电平有效；nCONFIG，配置有效信号，低电平有效；nCE，FPGA片选信号，低电平有效；DATA[0]，数据输入信号，即数据由外部的EPCS存储芯片传输到FPGA(FPGA读数据)；DCLK，时钟信号；Flash_nCE，外部存储芯片的片选信号，低电平有效；DATA[1]；数据输出信号，数据由FPGA传输到外部EPCS存储芯片(FPGA写数据)。
如图3所示，本实施例中的接口插针采用AS接口插针，AS插针具备10个针脚，用于连接下载电缆，AS插针的针脚定义为：Pin1，对应AS接口的DCLK时钟信号；Pin2，GND，用于接地；Pin3，对应AS的CONF_DONE信号；Pin4，VCC，用于接电源线；Pin5，对应AS的nCONFIG信号；Pin6，对应AS的nCE信号；Pin7，对应AS的DATA[0]信号；Pin8，对应AS的Flash_nCE信号；Pin9，对应AS的DATA[1]信号；Pin10，GND，用于接地。
如图4所示，存储器选用EPCS存储芯片，用于存储FPGA的程序，其主要引脚及功能为：DATA，数据输出信号；DCLK，时钟信号；nCS，片选信号，低电平有效；ASDI，数据输入信号。
基于存储器的引脚数量及引脚功能，本实施例中逻辑控制单元包括第一逻辑控制单元、第二逻辑控制单元、第三逻辑控制单元和第四逻辑控制单元；第一逻辑控制单元用于存储器的数据输出引脚与接口插针的第一数据引脚的连通控制；第二逻辑控制单元用于存储器的时钟引脚与接口插针时钟引脚的连通控制；第三逻辑控制单元用于存储器的片选信号引脚与接口插针片选信号引脚的连通控制；第四逻辑控制单元用于存储器的数据输入引脚与接口插针的第二数据引脚的联通控制；AS接口插针的第一数据引脚、时钟引脚、片选信号引脚和第二数据引脚分别连接FPGA的第一数据引脚、时钟引脚、片选信号引脚和第二数据引脚。
如图5所示，第一逻辑控制单元包括与门AND1_1、AND1_2和或门OR1，所述与门AND1_1的输入端分别连接flag信号端和存储器的数据输出引脚，输出端连接或门OR1的其一输入端；所述与门AND1_2的输入端分别连接NC1信号和非门的输出端，输出端连接或门OR1的另一输入端；所述或门OR1的输出端连接所述接口插针的第一数据引脚；所述非门的输入端连接flag信号端，所述NC1为高阻态引脚。
第二逻辑控制单元包括与门AND2_1、AND2_2和或门OR2，所述与门AND2_1的输入端分别连接flag信号端和接口插针的时钟引脚，输出端连接或门OR2的其一输入端；所述与门AND2_2的输入端分别连接NC2信号和非门的输出端，输出端连接或门OR2的另一输入端；所述或门OR2的输出端连接所述存储器的时钟引脚；所述非门的输入端连接flag信号端，所述NC2为高阻态引脚。
第三逻辑控制单元包括与门AND3_1、AND3_2和或门OR3，所述与门AND3_1的输入端分别连接flag信号端和接口插针的片选信号引脚，输出端连接或门OR3的其一输入端；所述与门AND3_2的输入端分别连接NC3信号和非门的输出端，输出端连接或门OR3的另一输入端；所述或门OR3的输出端连接所述存储器的片选信号引脚；所述非门的输入端连接flag信号端，所述NC3为高阻态引脚。
第四逻辑控制单元包括与门AND4_1、AND4_2和或门OR4，所述与门AND4_1的输入端分别连接flag信号端和接口插针的第二数据引脚，输出端连接或门OR4的其一输入端；所述与门AND4_2的输入端分别连接NC4信号和非门的输出端，输出端连接或门OR4的另一输入端；所述或门OR4的输出端连接所述存储器的时钟引脚；所述非门的输入端连接flag信号端，所述NC4为高阻态引脚。
Flag为CPLD的控制引脚，同时连接至AND1_1、AND2_1、AND3_1和AND4_1，并且flag经过反相器NOT后同时连接至AND1_2、AND2_2、AND3_2和AND4_2。NC1、NC2、NC3和NC4为CPLD的“空引脚”，即高阻态输入引脚，起到信号隔离作用。当flag为高电平“1”时，CPLD的输入引脚与输出引脚之间是“联通”状态，从而使AS信号与FPGA外部存储器EPCS的信号之间处于连接状态，实现程序正常下载的功能；当flag为低电平“0”时，由空引脚NC1～NC4与EPCS进行连接，使AS信号与EPCS之间的信号断开，从而可以防止恶意人员通过AS口对FPGA下载恶意程序。
如图6所示，基于上述装置，本发明FPGA程序下载口的安全保护方法包括：
S1,利用CPLD设置数字逻辑电路，数字逻辑电路包括若干路逻辑控制单元；
S2,利用所述逻辑控制单元进行存储器和插口引脚的通断控制。
逻辑控制单元的输入端接收管理员发送的通断信号，根据通断信号对存储器和插口引脚进行通断控制，控制具体为：当通断信号为高电平时，所述逻辑控制单元控制存储器与接口插针连接；当通断信号为低电平时，所述逻辑控制单元控制存储器与接口插针断开。
通断信号flag是非对外开放的接口，并且只有具备系统管理员合法权限的用户才能控制，恶意人员接触不到也不能够操作，通过这种方式，能够防止恶意人员通过AS口对FPGA下载恶意程序，保证了FPGA系统的安全。
以上所述只是本发明的优选实施方式，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也被视为本发明的保护范围。

Claims (4)

1.一种FPGA程序下载口的安全保护装置，其特征是，所述装置包括CPLD，所述CPLD内设置数字逻辑电路，所述数字逻辑电路包括若干路逻辑控制单元；所述逻辑控制单元用于存储器与接口插针的通断控制，以及存储器与FPGA的通断控制；
所述逻辑控制单元包括第一逻辑控制单元、第二逻辑控制单元、第三逻辑控制单元和第四逻辑控制单元；
所述第一逻辑控制单元用于存储器的数据输出引脚与接口插针的第一数据引脚的连通控制；
所述第二逻辑控制单元用于存储器的时钟引脚与接口插针时钟引脚的连通控制；
所述第三逻辑控制单元用于存储器的片选信号引脚与接口插针片选信号引脚的连通控制；
所述第四逻辑控制单元用于存储器的数据输入引脚与接口插针的第二数据引脚的联通控制；
所述接口插针的第一数据引脚、时钟引脚、片选信号引脚和第二数据引脚分别连接FPGA的第一数据引脚、时钟引脚、片选信号引脚和第二数据引脚；
所述第一逻辑控制单元包括与门AND1_1、AND1_2和或门OR1，所述与门AND1_1的输入端分别连接flag信号端和存储器的数据输出引脚，输出端连接或门OR1的其一输入端；所述与门AND1_2的输入端分别连接NC1信号和非门的输出端，输出端连接或门OR1的另一输入端；所述或门OR1的输出端连接所述接口插针的第一数据引脚；所述非门的输入端连接flag信号端，所述NC1为高阻态引脚；
所述第二逻辑控制单元包括与门AND2_1、AND2_2和或门OR2，所述与门AND2_1的输入端分别连接flag信号端和接口插针的时钟引脚，输出端连接或门OR2的其一输入端；所述与门AND2_2的输入端分别连接NC2信号和非门的输出端，输出端连接或门OR2的另一输入端；所述或门OR2的输出端连接所述存储器的时钟引脚；所述非门的输入端连接flag信号端，所述NC2为高阻态引脚；
所述第三逻辑控制单元包括与门AND3_1、AND3_2和或门OR3，所述与门AND3_1的输入端分别连接flag信号端和接口插针的片选信号引脚，输出端连接或门OR3的其一输入端；所述与门AND3_2的输入端分别连接NC3信号和非门的输出端，输出端连接或门OR3的另一输入端；所述或门OR3的输出端连接所述存储器的片选信号引脚；所述非门的输入端连接flag信号端，所述NC3为高阻态引脚；
所述第四逻辑控制单元包括与门AND4_1、AND4_2和或门OR4，所述与门AND4_1的输入端分别连接flag信号端和接口插针的第二数据引脚，输出端连接或门OR4的其一输入端；所述与门AND4_2的输入端分别连接NC4信号和非门的输出端，输出端连接或门OR4的另一输入端；所述或门OR4的输出端连接所述存储器的时钟引脚；所述非门的输入端连接flag信号端，所述NC4为高阻态引脚。
2.一种FPGA程序下载口的安全保护方法，基于权利要求1所述的装置，其特征是，所述方法包括：
利用CPLD设置数字逻辑电路，所述数字逻辑电路包括若干路逻辑控制单元；
利用所述逻辑控制单元进行存储器和插口引脚的通断控制。
3.根据权利要求2所述的FPGA程序下载口的安全保护方法，其特征是，所述逻辑控制单元的输入端接收管理员发送的通断信号，根据所述通断信号对存储器和插口引脚进行通断控制。
4.根据权利要求3所述的FPGA程序下载口的安全保护方法，其特征是，逻辑控制单元根据通断信号对存储器和插口引脚进行通断控制具体为：
当所述通断信号为高电平时，所述逻辑控制单元控制存储器与接口插针连接；
当所述通断信号为低电平时，所述逻辑控制单元控制存储器与接口插针断开。
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