CN111162849B

CN111162849B - 一种fpga芯片、基于其发射机的性能测试方法及系统

Info

Publication number: CN111162849B
Application number: CN202010061965.7A
Authority: CN
Inventors: 王飞; 邓红梅; 赵峰; 胡金龙; 石晶林
Original assignee: Zhongke Nanjing Mobile Communication And Computing Innovation Research Institute
Current assignee: Zhongke Nanjing Mobile Communication And Computing Innovation Research Institute
Priority date: 2020-01-19
Filing date: 2020-01-19
Publication date: 2022-03-22
Anticipated expiration: 2040-01-19
Also published as: CN111162849A

Abstract

本发明公开了一种数字发射机的性能测试方法，其中该方法包括通过上位机生成的控制信令对FPGA芯片和待测发射机进行参数配置；将FPGA芯片生成的多个频率不同的正弦波信号加和，并且对加和后的数据进行截位；将截位后的数据进行功率调节；将功率调节后的数据进行跨时钟域处理；将跨时钟域处理后的数据进行数模转换；以及将待测发射机中数模转换后的模拟信号进行增益控制并且输出到频谱仪。本发明还公开了一种数字发射机的性能测试系统。该数字发射机的性能测试系统及其测试方法能够实现多载波数目可调节、载波频点可配置以及增益控制可改变的特性。

Description

一种FPGA芯片、基于其发射机的性能测试方法及系统

技术领域

本发明涉及发射机性能测试领域，特别涉及一种FPGA芯片、基于FPGA芯片的数字发射机的性能测试方法及其测试系统。

背景技术

随着数字信号处理技术和高速数模转换技术的快速发展，数字发射机得到了跨越式的发展。数字发射机在可靠性、抗干扰能力方面相对于传统的发射机有很大优势，数字发射机尤其是数模转换电路的性能好坏直接影响卫星通信、移动通信、广播、雷达等通信设备的性能。

在通信系统中，当载波信号通过数模转换电路和增益控制时，会产生功率损失和信号失真，所以对数字发射机进行性能测试非常重要。

现有的数字发射机性能测试方法可以分为：1.硬件检测，2.单载波测试。

方法1难以测试出数字发射机芯片的性能，只能对外围电路的优劣进行测试；且在测试过程中需对每个发射机进行测试，工作量大，效率低下。

方法2可以对数字发射机主要芯片性能进行测试，但测试不够全面，难以全面反映整个发射机的性能优劣。

因此，急需一种能够克服上述缺陷的数字发射机的性能测试方法及其测试系统。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出一种基于FPGA芯片的数字发射机的性能测试方法，能够实现多载波数目可调节、载波频点可配置、增益控制可改变的特性。

本发明还提出一种用于上述基于FPGA芯片的数字发射机的性能测试方法的测试系统。

本发明还提一种FPGA芯片。

根据本发明的第一方面实施例的基于FPGA芯片的数字发射机性能测试方法，该方法包括以下步骤：

通过上位机生成的控制信令对FPGA芯片和待测发射机进行参数配置；

将FPGA芯片生成的多个频率不同的正弦波信号加和，并且对加和后的数据进行截位；

将截位后的数据进行功率调节；

将功率调节后的数据进行跨时钟域处理；

将跨时钟域处理后的数据进行数模转换；以及

将待测发射机中数模转换后的模拟信号进行增益控制并且输出到频谱仪。

根据本发明实施例的数字发射机的性能测试方法，能够实现多载波数目可调节、载波频点可配置、增益控制可改变的特性，并且可以应用到不同的数字发射机系统的测试场景中，有效提高了测试效率。

根据本发明的一些实施例，通过上位机生成的控制信令对FPGA芯片的逻辑模块和待测发射机的模块进行参数配置包括：

FPGA芯片的Microblaze模块通过UDP协议接收上位机发送的控制信令；

Microblaze模块与FPGA芯片的系统配置模块通信以将控制信令中配置数据传输到系统配置模块；

系统配置模块对配置数据进行解析并且将解析后的参数配置到FPGA芯片的多载波产生模块、功率调节模块以及待测发射机的增益控制模块。

根据本发明的一些实施例，将FPGA芯片生成的多个频率不同的正弦波信号加和，并且对加和后的数据进行截位包括：在FPGA芯片的多载波产生模块中通过直接数字频率合成器生成多个频率不同的正弦波信号，然后将正弦波信号相加并且根据直接数字频率合成器的数量对加和后的高16比特数据进行截位。

根据本发明的一些实施例，将截位后的数据进行功率调节包括：通过FPGA芯片的功率调节模块对截位后的16比特数据进行功率调节，功率调节方法包括向下粗调和向上细调，其中，向下粗调采用截取数据比特位的方式并且每次调节6dB，向上细调采用数据右移加权再相加的方式并且每次调节1dB。

根据本发明的一些实施例，将功率调节后的数据进行跨时钟域处理包括：通过FPGA芯片的跨时钟域处理模块对功率调节后的16比特数据进行跨时钟域处理。

根据本发明的一些实施例，将跨时钟域处理后的数据进行数模转换包括：通过待测发射机的D/A转换模块将跨时钟域处理后的多载波数字信号进行数模转换以转换成模拟信号。

根据本发明的一些实施例，将待测发射机中数模转换后的模拟信号进行增益控制并且输出到频谱仪包括：通过待测发射机的增益控制模块对数模转换后的模拟信号进行增益控制，调节模拟信号的电流大小并且控制天线发射信号的幅值，随后输出到频谱仪。

根据本发明的第二方面实施例的FPGA芯片，该FPGA芯片包括：

Microblaze模块，通过UDP协议与上位机通信以接收上位机发送的控制信令；

系统配置模块，与Microblaze模块通信以接收控制信令中的配置数据；

多载波产生模块，与系统配置模块通信，根据系统配置模块解析的参数进行配置，以及生成多个正弦波信号并对其进行加和截位；

功率调节模块，与系统配置模块和多载波产生模块通信，根据系统配置模块解析的参数进行配置，以及将截位后的数据进行功率调节；以及

跨时钟域处理模块，与功率调节模块通信并且将功率调节后的数据进行跨时钟域处理。

根据本发明的一些实施例，多载波产生模块包括多个直接数字频率合成器和加和截位模块，其中，直接数字频率合成器生成频率不同的正弦波信号，加和截位模块对生成的频率不同的正弦波信号进行加和截位。

根据本发明的第三方面实施例的基于FPGA芯片的数字发射机的性能测试系统，该系统包括上位机、待测发射机以及与上位机和待测发射机通信的FPGA芯片；

其中，该待测发射机包括：

D/A转换模块，与跨时钟域处理模块通信并且将跨时钟域处理后的数据进行数模转换；以及

增益控制模块，与系统配置模块和D/A转换模块通信，根据系统配置模块解析的参数进行配置，以及将数模转换后的模拟信号进行增益控制并且输出到频谱仪。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1为本发明实施例的数字发射机性能测试方法的示意图；

图2为图1示出的数字发射机性能测试方法的测试系统结构框图；

图3为图2示出的测试系统的性能测试发射链路示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二、第三只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。

基于上述目的，本发明实施例的第一个方面，提出了基于FPGA芯片的一种数字发射机的性能测试方法的实施例。图1示出的是本发明实施例的数字发射机的性能测试方法的示意图。图2示出的是本发明实施例的测试系统结构框图。图3示出的是本发明实施例的测试系统的性能测试发射链路示意图。

所述数字发射机的性能测试方法，可选地，包括以下步骤：

S101，通过上位机生成的控制信令对FPGA芯片的逻辑模块和待测发射机的模块进行参数配置；

S102，将FPGA芯片生成的多个频率不同的正弦波信号加和，并且对加和后的数据进行截位；

S103，将截位后的数据进行功率调节；

S104，将功率调节后的数据进行跨时钟域处理：

S105，将跨时钟域处理后的数据进行数模转换；以及

S106，将待测发射机中数模转换后的模拟信号进行增益控制并且输出到频谱仪，以观测多载波频谱。

如图1-3所示，发射机性能测试：主要进行数字发射机的性能优劣测试，如：信号衰减幅度、信号的平坦度、信号的增益控制灵敏度等参数。针对通信系统中数字发射机尤其是数模转换链路性能优劣的问题，本发明设计了一种可产生多载波的增益控制可调的数字发射机性能测试方法。该测试方法，第一步，采用Xil inx FPGA的IP核——直接数字频率合成器(Direct Digital Synthesizer，DDS)产生多个频率不同的正弦波信号，DDS的频率控制字由上位机通过Xilinx FPG A的Microblaze核间接配置；第二步，对多个正弦波信号进行相加后，根据DD S的数量，截取正弦波信号加和的高16比特数据，进行下一级处理；第三步：对截位后的16比特数据进行功率调节，此处功率可进行向下粗调和向上细调；第四步：对功率调节后的16比特数据进行跨时钟域处理，以满足后级模块的需要；第五步：跨时钟域处理后的数据从FPGA输出给D/A链路，进行数模转换；第六步：对数模转换后的模拟信号，进行增益控制，调节模拟信号的大小，后输出给频谱仪，通过观测多载波频谱，得到数字发射机性能指标，至此为数字发射机发射链路的测试。通过上述步骤，本发明的测试方法具有多载波数目可调节、载波频点可配置、增益控制可改变的特性。而且本发明提出的测试方法可以应用到不同的数字发射机系统的测试场景中，有效提高了测试效率。

在一个优选实施例中，通过上位机生成的控制信令对FPGA芯片的逻辑模块和待测发射机的模块进行参数配置包括：

上位机通过UDP协议与FPGA芯片的软核Microblaze模块通信并且接收上位机发送的控制信令；

系统配置模块对配置数据进行解析并且将解析后的参数配置到FPGA芯片的多载波产生模块、功率调节模块以及待测发射机的增益模块。

其中，如图2-3所示，上位机使用已经开发好的上位机界面产生控制信令，实现对FPGA内部模块和待测发射机的模块配置。Microblaze模块：此模块为F PGA内部的软核，向上和上位机通过UDP协议通信，接收上位机发送过来的控制信令，即，Microblaze模块可以运行C代码，并且软核可以通过网线与上位机(运行平台为Windows)进行通信，从而实现上位机对Microblaze软核的控制。向下和系统配置模块通信，将接收的控制信令中有用的配置数据传送给系统配置模块。系统配置模块：接收Microblaze发送过来的配置数据进行解析，将解析出来的参数配置到FPGA内部的逻辑模块中和待测发射机的模块，即，将上位机传送过来的配置参数传送给多载波产生模块、功率调节模块、增益控制模块，使这几个模块正常工作。

在一个优选实施例中，将FPGA芯片生成的多个频率不同的正弦波信号加和，并且对加和后的数据进行截位包括：在FPGA芯片的多载波产生模块中通过直接数字频率合成器生成多个频率不同的正弦波信号，然后将正弦波信号相加并且根据直接数字频率合成器的数量对加和后的高16比特数据进行截位。

其中，DDS：Xilinx公司提供的IP核，此IP核需输入频率控制字，会输出相应频率的正弦波。加和截位：将多个DDS产生的正弦波进行相加，每个正弦波输出的正弦波(数字的)最大为16bit，两个DDS的输出相加会得到17bit数据，四个DDS的输出相加会得到18bit数据，以此类推。加和截位模块输出要求16bit数据，所以需要进行数据的截位，具体需截取的位宽需根据DDS的数目确定。多载波产生模块：此模块产生多个载波，并且多个载波进行相加，对加和的位数进行一定的处理，控制信号的幅度以满足系统的最大容量。引入多载波模块，其产生多路载波且进行加和和截位处理，可测试数字发射机的更多性能。

在一个优选实施例中，将截位后的数据进行功率调节包括：通过FPGA芯片的功率调节模块对截位后的16比特数据进行功率调节，功率调节方法包括向下粗调和向上细调，其中，向下粗调采用截取数据比特位的方式并且每次调节6d B，向上细调采用数据右移加权再相加的方式并且每次调节1dB。

其中，功率调节模块：此模块对多载波进行功率调节，只能进行功率衰减，包含向下粗调和向上细调。从而实现多载波功率的调节步进为1dB。

1)向下粗调

x_o(t)＝x(t)>>n

式中：xo(t)——功率粗调后的输出信号；

x(t)——t时刻加和截位后的信号；

n——右移位数。

2)向上细调，细粒度1dB

式中：xo(t)——功率细调后的输出信号；

x(t)——t时刻加和截位后的信号；

n——右移位数；

hi——权重，为0或1。

所提出的功率调节方法(包含功率向下粗调和向上细调)，在逻辑实现(即FPGA逻辑实现)时，仅使用FPGA中的加法器和移位寄存器，节约FPGA的D SP资源，且此种方法会给时序延迟带来很大的改善。即，引入功率调节模块，可在数字端对信号进行功率调节，且功率调节模块使用FPGA内部的移位寄存器和加法器资源实现，减少对FPGA资源的占用，改善FPGA的内部时序延迟。

在一个优选实施例中，将功率调节后的数据进行跨时钟域处理包括：通过FPGA芯片的跨时钟域处理模块对功率调节后的16比特数据进行跨时钟域处理，消除不同时钟域间可能出现的时钟不同步问题。

其中，跨时钟域处理模块：主要实现数据的跨时钟域处理，在两个时钟区域间的传递，避免数据在传输过程中丢失或者发生错误。

在一个优选实施例中，将跨时钟域处理后的数据进行数模转换包括：通过待测发射机的D/A转换模块将跨时钟域处理后的多载波数字信号进行数模转换以转换成模拟信号。

其中，D/A转换模块：此模块为待测数字发射机的硬件(芯片)，将功率调节后、跨时钟域处理后的多载波(数字信号)进行数模转换，转换成模拟的信号，传送给下一级。

在一个优选实施例中，将待测发射机中数模转换后的模拟信号进行增益控制并且输出到频谱仪，以观测多载波频谱包括：通过待测发射机的增益控制模块对数模转换后的模拟信号进行增益控制，调节模拟信号的电流大小并且控制天线发射信号的幅值，随后输出到频谱仪，通过观测多载波频谱，得出数字发射机性能指标。

其中，增益模块：此模块为待测数字发射机的硬件(芯片)，主要实现模拟信号的功率调节，具体为调节模拟信号的电流大小，控制天线发射信号的幅值。增益变化可以通过上位机直接控制增益模块来实现，使发射机性能的测试更加便捷。

需要特别指出的是，上述数字发射机的性能测试方法的各个实施例中的各个步骤均可以相互交叉、替换、增加、删减，因此，这些合理的排列组合变换之于数字发射机的性能测试方法也应当属于本发明的保护范围，并且不应将本发明的保护范围局限在所述实施例之上。

以上是本发明公开的示例性实施例，上述本发明实施例公开的顺序仅仅为了描述，不代表实施例的优劣。但是应当注意，以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子，在不背离权利要求限定的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。

基于上述目的，本发明实施例的第二个方面，提出了一种FPGA芯片，该F PGA芯片包括：

Microblaze模块，通过UDP协议与所述上位机通信以接收上位机发送的控制信令；

功率调节模块，与系统配置模块和所述多载波产生模块通信，根据系统配置模块解析的参数进行配置，以及将截位后的数据进行功率调节；以及

其中，如图2-3所示，通过上位机发出的控制信令，控制Microblaze核配置多载波产生模块、功率调节模块和增益控制调节模块；多载波产生模块产生多路载波且进行加和和截位处理，送到功率调节模块对信号进行功率调节，细粒度为1dB，然后通过跨时钟域处理模块进行跨时钟域处理。本发明设计的一种FPGA芯片，由于引入多载波模块，可测试数字发射机的更多性能；引入功率调节模块，可在数字端对信号进行功率调节，且功率调节模块使用FPGA内部的移位寄存器和加法器资源实现，减少对FPGA资源的占用，改善FPGA的内部时序延迟。

在一个优选实施例中，多载波产生模块包括多个直接数字频率合成器和加和截位模块，其中，直接数字频率合成器生成频率不同的正弦波信号，加和截位模块对生成的频率不同的正弦波信号进行加和截位。

其中，如图2所示，n个直接数字频率合成器中，每个正弦波输出的正弦波(数字的)最大为16bit，两个DDS的输出相加会得到17bit数据，四个DDS的输出相加会得到18bit数据，以此类推。加和截位模块输出要求16bit数据，所以需要进行数据的截位，具体需截取的位宽需根据DDS的数目。

基于上述目的，本发明实施例的第三个方面，提出了一种基于FPGA芯片的数字发射机的性能测试系统，该系统包括上位机、待测发射机以及与上位机和待测发射机通信的FPGA芯片；

其中，FPGA芯片包括：

待测发射机包括：

增益控制模块，与系统配置模块和所述D/A转换模块通信，根据系统配置模块解析的参数进行配置，以及将数模转换后的模拟信号进行增益控制控制并且输出到频谱仪以观测多载波频谱。

如图2-3所示，转换后的信号送给D/A转换电路，转换为模拟信号并进行增益控制调节，然后通过天线发射出去。本发明的一种增益控制可调的多载波数字发射机测试系统，实现上位机、FPGA芯片以及待测发射机之间的通信。通过上位机控制FPGA芯片和待测发射机的各种动作。从而，增益控制变化可以通过上位机提供的控制信令控制增益控制模块来实现，使发射机性能的测试更加便捷。

所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上所述的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims

1.一种基于FPGA芯片的数字发射机的性能测试方法，其特征在于，包括以下步骤：

在所述FPGA芯片的多载波产生模块中通过直接数字频率合成器生成多个频率不同的正弦波信号，然后将所述正弦波信号相加并且根据直接数字频率合成器的数量对加和后的高16比特数据进行截位；

将截位后的数据进行功率调节；

将功率调节后的数据进行跨时钟域处理；

将跨时钟域处理后的数据进行数模转换；以及

将所述待测发射机中数模转换后的模拟信号进行增益控制并且输出到频谱仪。

2.根据权利要求1所述的数字发射机的性能测试方法，其特征在于，通过上位机生成的控制信令对FPGA芯片和待测发射机进行参数配置包括：

所述FPGA芯片的Microblaze模块通过UDP协议接收上位机发送的控制信令；

所述Microblaze模块与所述FPGA芯片的系统配置模块通信以将所述控制信令中配置数据传输到所述系统配置模块；

所述系统配置模块对所述配置数据进行解析并且将解析后的参数配置到所述FPGA芯片的多载波产生模块、功率调节模块以及所述待测发射机的增益控制模块。

3.根据权利要求1所述的数字发射机的性能测试方法，其特征在于，将截位后的数据进行功率调节包括：通过所述FPGA芯片的功率调节模块对截位后的16比特数据进行功率调节，功率调节方法包括向下粗调和向上细调，其中，所述向下粗调采用截取数据比特位的方式并且每次调节6dB，所述向上细调采用数据右移加权再相加的方式并且每次调节1dB。

4.根据权利要求1所述的数字发射机的性能测试方法，其特征在于，将功率调节后的数据进行跨时钟域处理包括：通过所述FPGA芯片的跨时钟域处理模块对功率调节后的16比特数据进行跨时钟域处理。

5.根据权利要求1所述的数字发射机的性能测试方法，其特征在于，将跨时钟域处理后的数据进行数模转换包括：通过所述待测发射机的D/A转换模块将跨时钟域处理后的多载波数字信号进行数模转换以转换成模拟信号。

6.根据权利要求1所述的数字发射机的性能测试方法，其特征在于，将所述待测发射机中数模转换后的模拟信号进行增益控制并且输出到频谱仪包括：通过所述待测发射机的增益模块对数模转换后的模拟信号进行增益控制，调节模拟信号的电流大小并且控制天线发射信号的幅值，随后输出到频谱仪。

7.一种FPGA芯片，其特征在于，包括：

Microblaze模块，通过UDP协议与上位机通信以接收所述上位机发送的控制信令；

系统配置模块，与所述Microblaze模块通信以接收所述控制信令中的配置数据；

多载波产生模块，与所述系统配置模块通信，根据所述系统配置模块解析的参数进行配置，以及生成多个正弦波信号并对其进行加和截位；

功率调节模块，与所述系统配置模块和所述多载波产生模块通信，根据所述系统配置模块解析的参数进行配置，以及将截位后的数据进行功率调节；以及

跨时钟域处理模块，与所述功率调节模块通信并且将功率调节后的数据进行跨时钟域处理。

8.根据权利要求7所述的FPGA芯片，其特征在于，所述多载波产生模块包括多个直接数字频率合成器和加和截位模块，其中，所述直接数字频率合成器生成频率不同的正弦波信号，所述加和截位模块对生成的频率不同的正弦波信号进行加和截位。

9.一种基于FPGA芯片的数字发射机的性能测试系统，其特征在于，包括上位机、待测发射机以及与所述上位机和所述待测发射机通信的FPGA芯片；

其中，所述待测发射机包括：

增益控制模块，与系统配置模块和D/A转换模块通信，根据所述系统配置模块解析的参数进行配置，以及将数模转换后的模拟信号进行增益控制并且输出到频谱仪。