CN111147068B - 全加器集成电路、四输入复用器集成电路及其使用方法 - Google Patents

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Abstract

公开全加器集成电路、四输入复用器集成电路及其使用方法。示例实施例提供一种用于改进集成电路(IC)的面积和功率的使用全加器集成电路(ADDF)的方法，包括：接收三个输入信号并生成三个相应的互补输出信号；使用生成的三个相应的互补输出信号中的两个互补输出信号和三个输入信号中的一个来生成内部信号；使用生成的三个相应的互补输出信号中的互补输出信号、生成的内部信号和生成的内部信号的互补内部信号来生成输出求和信号；以及使用生成的三个相应的互补输出信号中的两个互补输出信号、生成的内部信号和互补内部信号来生成进位信号。这里的示例实施例还提供一种用于减小IC的面积的四输入复用器集成电路(MXT4)。

Description

全加器集成电路、四输入复用器集成电路及其使用方法
本申请要求于2018年11月5日提交到印度知识产权局的第201841041881号印度专利申请的优先权的权益，所述印度专利申请的公开通过整体引用包含于此。
技术领域
本公开的示例实施例涉及半导体集成电路的领域。例如，至少一些示例实施例涉及产生用于高密度标准单元库的改进的(或者可选地，优化的)面积和功率高效的单元结构。
背景技术
设计集成电路(IC)的通用方法可利用标准单元的库和行为电路模型来描述IC的功能。标准单元通常包括基本的逻辑门(诸如，或门、与非门、或非门、与门、异或门、反相器等)以及具有逻辑门尺寸的阵列的类似逻辑单元。这些单元还包括顺序电路元件(诸如，用于存储器要求的锁存器和触发器)。通常，标准单元的库由布局设计者手动生成。
为了将IC设计为利用更少的面积，可使用具有面积高效电路的高密度标准单元库来帮助减小块级(block level)面积。在设计规则检查(DRC)严格的技术中，布局中使用的每个金属连接造成布线(routing)拥塞，并导致更高的块级面积。因此，为了改进(或者可选地，优化)单元级面积，可能需要研究每个电路，以试图减少(或者可选地，最小化)连接的数量，并改进(或者可选地，最大化)布局中共享的功率。
图1示出传统的全加器(ADDF)电路，其中，传统的ADDF电路包括8个传输门(TG)和7个反相器。
传统的ADDF基于传输门，其中，输入A、B或CI不直接给予传输门，使得电路的输入电容恒定且不随输入条件变化。此外，传统的ADDF可利用缓冲器用于输入，这会增大面积开销。此外，输入通过根据输入的传输门传输。由于大量的传输门，在布局中存在额外的金属连接，这导致面积损失(penalty)。取决于输入信号条件，传输门中的一些被导通，输入信号被传输并且输出求和(SUM)和输出进位(carryout，CO)信号被生成。
图2示出传统的四输入复用器(MXT4)，其中，输入被反相并基于选择输入信号通过不同的传输门传输。由于传统的MXT4中存在大量的传输门，因此可能存在大量的金属连接和大的布线复杂性，从而导致面积开销。传统的MXT4具有6个输入信号A、B、C、D、S0和S1。因此，根据S0和S1信号的4种输入组合，输入(A、B、C、D)信号中的一个信号到达输出Y。此外，根据S0和S1的组合，传输门被导通，输入被传输到输出Y。
发明内容
示例实施例提供一种用于高密度标准单元库的面积和功率高效的全加器(ADDF)电路和/或4输入复用器(MXT4)电路。
这里的至少一些示例实施例提供一种全加器(ADDF)电路。
在一些示例实施例中，ADDF包括：互补信号生成器电路，被配置为：接收三个输入信号，并基于所述三个输入信号中的各个输入信号生成三个互补输出信号，其中，所述三个输入信号各自具有高逻辑电平和低逻辑电平中的一个；内部信号生成器电路，被配置为：基于所述三个互补输出信号中的两个和所述三个输入信号中的一个生成内部信号；求和输出信号生成器电路，被配置为：基于所述三个互补输出信号中的一个、内部信号和互补内部信号，生成输出求和(SUM)信号，其中，互补内部信号与内部信号互补；以及进位信号生成器电路，被配置为：基于所述三个互补输出信号中的两个、内部信号和互补内部信号，生成进位信号(CO)。
在一个示例实施例中，ADDF在内部信号生成器电路和SUM输出信号生成器电路中使用较少数量的传输门(TG)，从而减小IC的表面积。
这里的至少一些其他示例实施例提供一种四输入复用器集成电路(MXT4)。
在一些示例实施例中，MXT4包括：互补信号生成器电路，被配置为：接收两个选择输入信号，并基于所述两个选择输入信号中的各个选择输入信号生成两个互补选择输出信号；以及p型金属氧化物半导体(PMOS)和n型金属氧化物半导体(NMOS)堆叠开关电路，被配置为：基于所述两个选择输入信号和所述两个互补选择输出信号，将至少一个输入信号传输到输出。
在一个示例实施例中，MXT4不使用任何传输门(TG)，从而减小IC的表面积。
这里的至少一些其他示例实施例提供一种用于减小集成电路(IC)的面积和功率的使用全加器集成电路(ADDF)的方法，所述方法包括：由互补信号生成器电路基于三个输入信号中的各个输入信号，生成三个互补输出信号，其中，所述三个输入信号各自是高逻辑电平和低逻辑电平中的一个；由内部信号生成器电路基于所述三个互补输出信号中的两个和所述三个输入信号中的一个，生成内部信号；由求和输出信号生成器电路基于所述三个互补输出信号中的一个、内部信号和互补内部信号，生成输出求和信号，其中，互补内部信号与内部信号互补；以及由进位信号生成器电路基于所述三个互补输出信号中的两个、内部信号和互补内部信号，生成进位信号(CO)。
这里的至少一些其他示例实施例提供一种方法，所述方法由互补信号生成器电路基于两个选择输入信号中的各个选择输入信号生成两个互补选择输出信号；以及由PMOS和NMOS堆叠开关电路，基于所述两个选择输入信号和所述两个互补选择输出信号，将至少一个输入信号传输到输出。
当结合以下描述和附图考虑时，这里的示例实施例的这些和其他方面将被更好地领会和理解。然而，应理解，以下描述虽然指示示例实施例及其许多具体的细节，但是以下描述是作为说明而不是出于限制而给出的。在不脱离这里的示例实施例的精神的情况下，可在这里的示例实施例的范围内进行许多改变和修改，并且这里的示例实施例包括所有这样的修改。
附图说明
这里的示例实施例在附图中示出，贯穿附图，相同的参考标记指示各个附图中的相应部分。从以下参照附图的描述将更好地理解这里的示例实施例，其中：
图1示出传统的全加器电路；
图2示出传统的4输入复用器(MXT4)电路；
图3示出根据至少一个示例实施例的用于高密度标准单元库的全加器(ADDF)电路；
图4示出根据至少一个示例实施例的ADDF电路的电路布局；
图5示出根据至少一个示例实施例的用于高密度标准单元库的4输入复用器(MXT4)电路；
图6示出根据至少一个示例实施例的MXT4电路的电路布局；
图7是示出根据至少一个示例实施例的ADDF电路的各种单元的框图；以及
图8是示出根据至少一个示例实施例的MXT4电路的各种单元的框图。
具体实施方式
这里的示例实施例及其各种特征和有益细节参照非限制性示例实施例进行更全面地解释，其中，非限制性示例实施例在附图中示出并在下面的描述中详细描述。省略对公知组件和处理技术的描述，以免不必要地模糊这里的示例实施例。这里的描述仅意图促进对可实践这里的示例实施例的方式的理解，并且进一步使得本领域技术人员能够实践这里的示例实施例。因此，本公开不应被解释为限制这里的示例实施例的范围。
这里的示例实施例提供一种用于改进(或者可选地，优化)集成电路(IC)的面积和功率的全加器(ADDF)电路。ADDF包括互补信号生成器电路，其中，互补信号生成器电路用于接收三个输入信号，并针对接收的三个输入信号生成相应的互补输出信号。三个输入信号包括高逻辑电平和低逻辑电平中的至少一个。此外，ADDF包括内部信号生成器电路，其中，内部信号生成器电路用于使用生成的三个相应的互补输出信号中的两个互补输出信号和三个输入信号中的一个来生成内部信号。此外，ADDF包括求和(SUM)输出信号生成器电路，其中，SUM输出信号生成器电路用于使用生成的三个相应的互补输出信号中的一个互补输出信号、生成的内部信号和生成的内部信号的互补内部信号来生成输出求和(SUM)信号。此外，ADDF包括进位(CO)信号生成器电路，其中，进位(CO)信号生成器电路被配置为：使用生成的三个相应的互补输出信号中的两个互补输出信号、生成的内部信号和生成的内部信号的互补内部信号来生成进位信号(CO)。
这里的示例实施例提供一种用于改进(或者可选地，优化)集成电路(IC)的面积和功率的四输入复用器集成电路(MXT4)。MXT4包括互补信号生成器电路，其中，互补信号生成器电路用于接收两个选择输入信号，并针对接收的两个选择输入信号生成相应的互补选择输出信号。此外，MXT4包括p型金属氧化物半导体(PMOS)和n型金属氧化物半导体(NMOS)堆叠开关(stack switch)电路，其中，PMOS和NMOS堆叠开关电路基于接收的两个选择输入信号和生成的相应的两个互补选择输出信号将至少一个输入信号传输到输出。
现在参照附图，更具体地讲参照图3至图6，示出一些示例实施例，其中，贯穿附图，相似的参考标记一致地表示相应的特征。
图3示出根据至少一个示例实施例的用于高密度标准单元库的全加器(ADDF)300电路，图4示出用于高密度标准单元库的ADDF 300电路的电路布局。
参照图3和图4，在一个示例实施例中，ADDF 300可包括：互补信号生成器电路302、内部信号生成器电路304、求和(SUM)输出信号生成器电路306和进位(CO)信号生成器电路308。
互补信号生成器电路302包括一个或多个反相器。一个或多个反相器可被配置为接收三个输入信号A、B和CI，其中，三个输入信号A、B和CI适于取值为高逻辑电平或低逻辑电平。此外，一个或多个反相器可被配置为：基于三个输入信号A、B和CI生成三个相应的互补输出信号AN、BN和CIN。
内部信号生成器电路304包括传输门、PMOS和NMOS堆叠以及反相器的组合。内部信号生成器电路304可被配置为：使用三个相应的互补输出信号AN、BN和CIN中的两个互补输出信号(例如，AN和BN)以及三个输入信号中的一个(例如，B)来生成内部信号AXORB。此外，内部信号生成器电路304可被配置为：生成互补内部信号(例如，AXNORB)。
SUM输出信号生成器电路306包括传输门、PMOS和NMOS堆叠以及反相器的组合。此外，SUM输出信号生成器电路306可被配置为：使用生成的三个相应的互补输出信号AN、BN和CIN中的一个互补输出信号(例如，CIN)、生成的内部信号和生成的内部信号的生成的互补内部信号，生成输出SUM信号。
CO信号生成器电路308包括用于驱动输出信号的两个反相器驱动器。CO信号生成器电路308可被配置为：使用生成的三个相应的互补输出信号AN、BN和CIN中的两个互补输出信号(例如，BN和CIN)、内部信号(例如，AXORB)和生成的内部信号的互补内部信号(例如，AXNORB)，生成进位信号(CO)。
例如，ADDF 300可被配置为：接收可取值为高(逻辑1)或低(逻辑0)的3个输入信号A、B和CI。因此，ADDF 300可被配置为接收总共8个输入信号组合。此外，ADDF 300可被配置为根据输入信号A、B和CI生成三个互补输出信号。三个互补输出信号包括AN、BN和CIN信号，其中，AN、BN和CIN信号分别是输入信号A、B和CI的互补形式。此外，ADDF 300可被配置为生成内部信号(例如，AXORB信号)，其中，内部信号基于互补输出信号AN、BN和输入信号B生成。此外，AXORB信号可通过反相器传输并且生成AXNORB信号，其中，AXNORB信号是基于内部信号生成的互补内部信号。此外，信号Z可基于信号CIN、AXORB和AXNORB被生成。此外，生成的信号Z可通过反相器传输并生成输出求和(SUM)信号。输出SUM信号具有提供无故障信号并可易于扩展的适当的驱动器。类似地，信号X根据信号BN、CIN、AXORB和AXNORB被生成。此外，信号X可通过反相器传输并生成输出进位信号(CO)。
图5示出根据至少一个示例实施例的用于高密度标准单元库的4输入复用器(MXT4)电路500；图6示出用于高密度标准单元库的MXT4电路的电路布局。
参照图5和图6，在一个示例实施例中，MXT4电路500包括互补信号生成器电路502以及PMOS和NMOS堆叠开关电路504。
MXT4电路500的互补信号生成器电路502可被配置为：接收两个选择输入信号S0和S1，并基于两个选择输入信号S0和S1中各个选择输入信号生成相应的互补选择输出信号NS0和NS1。
此外，根据选择输入信号S0和S1，PMOS和NMOS堆叠开关电路504可被配置为：传输输入信号A、B、C和D中的至少一个作为输出信号Y。选择信号S0、S1、NS0和NS1用作NMOS的堆叠和PMOS的堆叠的控制信号。
在一个示例实施例中，基于S0和S1的组合，NMOS的堆叠和PMOS的堆叠导通，然后输出信号Y可取决于输入信号A、B、C和D中的至少一个被下拉(转到逻辑0)或上拉(转到逻辑1)。
MXT4电路500没有使用任何输入反相器，其中，输入反相器仅因为传输门(TG)才被需要。由于传输门没有用在MXT4设计中，所以这有助于在较小的面积中设计布局。
图7是示出根据至少一个示例实施例的ADDF 300电路的各种单元的框图。
参照图7，ADDF 300包括互补信号生成器电路302、内部信号生成器电路304、SUM输出信号生成器电路306和CO信号生成器电路308。
互补信号生成器电路302可被配置为：接收三个输入信号A、B和C，并基于三个输入信号A、B和C中的各个信号生成三个相应的互补输出信号AN、BN和CIN。三个输入信号A、B和C各自具有高逻辑电平和低逻辑电平中的一个。
此外，内部信号生成器电路304可被配置为：使用三个相应的互补输出信号AN、BN和CIN中的两个互补输出信号以及三个输入信号A、B和C中的一个，生成内部信号AXORB、BXORB或CXORB。
SUM输出信号生成器电路306可被配置为：使用三个相应的互补输出信号AN、BN和CIN中的一个互补输出信号、内部信号AXORB、BXORB或CXORB以及与内部信号AXORB、BXORB或CXORB相关联的互补内部信号AXNORB、BXNORB或CXNORB，生成输出SUM信号。
CO信号生成器电路308可被配置为：使用三个相应的互补输出信号AN、BN和CIN中的两个互补输出信号、生成的内部信号AXORB、BXORB或CXORB以及与内部信号AXORB、BXORB或CXORB相关联的互补内部信号AXNORB、BXNORB或CXNORB，生成进位信号(CO)。
ADDF 300可在内部信号生成器电路304和SUM输出信号生成器电路306中使用较少数量的传输门(TG)，从而减小IC的表面积。
图8是示出根据至少一个示例实施例的MXT4电路500的各种单元的框图。
参照图8，MXT4电路500包括互补信号生成器电路502以及PMOS和NMOS堆叠开关电路504。
互补信号生成器电路502可被配置为：接收两个选择输入信号S0和S1，并基于两个选择输入信号S0和S1中的各个选择输入信号生成两个相应的互补选择输出信号NS0和NS1。
此外，PMOS和NMOS堆叠开关电路504可被配置为：基于两个选择输入信号S0、S1以及两个相应的互补选择输出信号NS0和NS1，传输输入信号A、B、C和D中的至少一个作为输出信号Y。
MXT4 500不使用任何传输门(TG)，从而减小IC的表面积。
这里公开的示例实施例可通过在至少一个硬件装置上运行并执行网络管理功能以控制元件的至少一个软件程序来实现。图3和图5中所示的元件可以是硬件装置以及硬件装置和软件模块的组合中的至少一个。
可基于标准单元的物理特性(诸如，功能和时序特性)从包括关于多个标准单元的信息的标准单元库选择包括在IC中的标准单元。通过放置选择的标准单元的实例，可生成IC的布局。
标准单元库可包括高密度标准单元库，其中，高密度标准单元库包括：根据至少一个示例实施例的用于高密度标准单元库的全加器(ADDF)电路300和/或根据至少一个示例实施例的用于高密度标准单元库的4输入复用器(MXT4)电路500。
高密度标准单元库可包括关于具有不同特性的多个标准单元的特性的信息。例如，高密度标准单元库可包括关于根据示例实施例的ADDF电路300和/或4输入复用器(MXT4)电路500的功率特性、时序特性或形状特性的信息。
根据示例实施例，用于设计IC的计算系统可参照标准单元库来生成IC的布局数据。
计算系统可包括处理器、存储器、输入/输出(I/O)装置、存储装置和总线。
处理器可通过布局设计或存储在存储器中的计算机可读指令的执行，被配置为执行设计IC的各种操作中的至少一个的专用计算机。
处理器可通过总线与存储器、I/O装置和存储装置通信。处理器可通过执行逻辑合成操作(logic synthesis operation)、可测试性设计逻辑插入操作(design fortestability(DFT)logic insertion operation)、布局布线操作(placement and routing(P&R)operation)、寄生分量提取操作(parasitic component extraction operation)和/或静态时序分析(STA)操作来设计IC的布局。
逻辑合成操作可从以硬件描述语言(HDL)定义IC的功能的数据生成网络表(netlist)。布局布线(P&R)操作可通过根据网络表对定义IC的标准单元进行布局布线来生成IC的布局数据。可对布局数据执行静态时序分析(STA)操作，并且如果分析通过，则可基于布局数据生成掩模。
可使用掩模通过对半导体基底(诸如，晶片)执行各种半导体工艺以形成实现IC的半导体装置来制造IC。例如，使用掩模的工艺可表示通过光刻工艺的图案化工艺(patterning process)。通过这种图案化工艺，期望的图案可形成在半导体基底或材料层上。同时，半导体工艺可包括沉积工艺、蚀刻工艺、离子工艺(ion process)、清洁工艺等。此外，半导体工艺可包括用于将半导体器件安装在印刷电路板(PCB)上并用密封材料密封半导体器件的封装工艺，并且可包括用于测试半导体器件或封装的测试工艺。
存储器可以是易失性存储器(诸如，静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM))，或者可以是非易失性存储器(诸如，相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、电阻式随机存取存储器(ReRAM)、铁电随机存取存储器(FRAM)或NOR闪存)。
I/O装置可控制通过用户接口装置执行的用户输入和输出。例如，I/O装置可包括一个或多个输入装置(诸如，键盘、鼠标装置和触摸板)，并且可接收定义IC的输入数据。例如，I/O装置可包括输出装置(诸如，显示器和扬声器)，并且可显示布局结果、布线结果、STA结果等。
存储装置可包括存储器卡(例如，多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、安全数字(SD)卡、MicroSD卡等)、固态驱动器(SSD)、硬盘驱动器(HDD)等。
前述的一些示例实施例的描述将如此充分地显示这里的示例实施例的一般性质，使得其他人可在不脱离示例实施例的情况下通过应用当前知识而容易地修改和/或适应这样的特定示例实施例，因此，这样的适应和修改应当并且意图被理解为在公开的示例实施例的等同物的含义和范围内。应理解，这里采用的短语或术语是为了描述的目的，而不是限制的目的。因此，虽然这里的本公开已经根据一些示例实施例进行了描述，但是本领域技术人员将认识到，在如这里描述的本公开的精神和范围内，可利用修改来实践这里的示例实施例。

Claims (17)

1.一种全加器集成电路，所述全加器集成电路包括：
互补信号生成器电路，被配置为：接收三个输入信号，并基于所述三个输入信号中的各个输入信号生成三个互补输出信号，所述三个输入信号各自具有高逻辑电平和低逻辑电平中的一个；
内部信号生成器电路，被配置为：基于所述三个互补输出信号中的两个和所述三个输入信号中的一个生成内部信号；
求和输出信号生成器电路，被配置为：基于所述三个互补输出信号中的一个、内部信号和互补内部信号，生成输出求和信号，其中，互补内部信号与内部信号互补；以及
进位信号生成器电路，被配置为：基于所述三个互补输出信号中的两个、内部信号和互补内部信号，生成进位信号，
其中，内部信号生成器电路包括多个堆叠晶体管，所述多个堆叠晶体管包括串联连接在源极与地之间的第一晶体管、第二晶体管、第三晶体管和第四晶体管，
其中，第一晶体管的栅极和第四晶体管的栅极被配置为接收所述三个互补输出信号中的所述两个中的第一个，第二晶体管的栅极被配置为接收所述三个输入信号中的所述一个，而不需要所述三个输入信号中的所述一个通过缓冲器，第三晶体管的栅极被配置为接收所述三个互补输出信号中的所述两个中的第二个。
2.根据权利要求1所述的全加器集成电路，其中，互补信号生成器电路包括一个或多个反相器。
3.根据权利要求2所述的全加器集成电路，其中，互补信号生成器电路的所述一个或多个反相器包括三个反相器，所述三个反相器被配置为：接收所述三个输入信号中的各自的输入信号，而不需要所述三个输入信号通过缓冲器，并基于所述三个输入信号中的各自的输入信号生成三个互补输出信号。
4.根据权利要求1所述的全加器集成电路，其中，内部信号生成器电路还包括至少一个传输门和反相器。
5.根据权利要求1所述的全加器集成电路，其中，第一晶体管和第二晶体管均是PMOS晶体管和NMOS晶体管中的第一种晶体管，第三晶体管和第四晶体管均是PMOS晶体管和NMOS晶体管中的第二种晶体管。
6.根据权利要求1所述的全加器集成电路，其中，内部信号生成器电路的反相器被配置为：从第二晶体管与第三晶体管之间的连接接收内部信号，并基于内部信号生成互补内部信号。
7.根据权利要求1所述的全加器集成电路，其中，求和输出信号生成器电路包括至少一个传输门、多个堆叠晶体管和反相器。
8.根据权利要求7所述的全加器集成电路，其中，求和输出信号生成器电路的所述多个堆叠晶体管包括：串联连接在源极与地之间的第一晶体管、第二晶体管、第三晶体管和第四晶体管，第一晶体管和第二晶体管均是PMOS晶体管和NMOS晶体管中的第一种晶体管，第三晶体管和第四晶体管均是PMOS晶体管和NMOS晶体管中的第二种晶体管。
9.根据权利要求8所述的全加器集成电路，其中，求和输出信号生成器电路的第一晶体管、第二晶体管、第三晶体管和第四晶体管的栅极被配置为：分别接收所述三个互补输出信号中的所述一个、由内部信号生成器电路生成的互补内部信号、由内部信号生成器电路生成的内部信号和所述三个互补输出信号中的所述一个，使得求和输出信号生成器电路的第一晶体管的栅极和第四晶体管的栅极两者接收所述三个互补输出信号中的所述一个。
10.根据权利要求1所述的全加器集成电路，其中，内部信号生成器电路和求和输出信号生成器电路具有相同的电路布局。
11.根据权利要求1所述的全加器集成电路，其中，进位信号生成器电路包括反相器以及一对驱动器。
12.根据权利要求11所述的全加器集成电路，其中，所述一对驱动器被配置为：接收所述三个互补输出信号中的所述两个中的各自的互补输出信号，并基于内部信号和互补内部信号，选择性地将所述三个互补输出信号中的所述两个中的各自的互补输出信号传递到反相器。
13.根据权利要求1所述的全加器集成电路，其中，互补信号生成器电路被配置为接收所述三个输入信号，并且内部信号生成器电路被配置为接收所述三个输入信号中的所述一个，而不需要所述三个输入信号通过缓冲器。
14.一种使用全加法器集成电路的方法，所述方法包括：
由互补信号生成器电路基于三个输入信号中的各个输入信号，生成三个互补输出信号，其中，所述三个输入信号各自具有高逻辑电平和低逻辑电平中的一个；
由内部信号生成器电路基于所述三个互补输出信号中的两个和所述三个输入信号中的一个，生成内部信号；
由求和输出信号生成器电路基于所述三个互补输出信号中的一个、内部信号和互补内部信号，生成输出求和信号，其中，互补内部信号与内部信号互补；以及
由进位信号生成器电路基于所述三个互补输出信号中的两个、内部信号和互补内部信号，生成进位信号，
其中，内部信号生成器电路包括多个堆叠晶体管，所述多个堆叠晶体管包括串联连接在源极与地之间的第一晶体管、第二晶体管、第三晶体管和第四晶体管，
其中，第一晶体管的栅极和第四晶体管的栅极被配置为接收所述三个互补输出信号中的所述两个中的第一个，第二晶体管的栅极被配置为接收所述三个输入信号中的所述一个，而不需要所述三个输入信号中的所述一个通过缓冲器，第三晶体管的栅极被配置为接收所述三个互补输出信号中的所述两个中的第二个。
15.根据权利要求14所述的方法，其中，内部信号生成器电路和求和输出信号生成器电路均包括至少一个传输门、多个堆叠晶体管和反相器。
16.根据权利要求15所述的方法，其中，内部信号生成器电路和求和输出信号生成器电路具有相同的电路布局。
17.根据权利要求14所述的方法，其中，生成三个互补输出信号的步骤基于所述三个输入信号中的各个输入信号生成所述三个互补输出信号，而不需要所述三个输入信号通过缓冲器。
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