CN111143269A - 一种边界时钟窗口确定方法、电路、终端设备、存储介质 - Google Patents

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Abstract

本发明公开了一种边界时钟窗口确定方法，包括如下步骤：动态时钟配置：FPGA根据动态配置命令进行初始化动态时钟配置；训练数据传输：CPU查询FPGA的时钟锁定状态信息并向FPGA传输训练数据；相位循环区间测试：遍历整个相位循环区间进行动态时钟配置和传输训练；时钟窗口确定：获取FPGA返回的传输正确性测试结果，根据测试结果重新发起时钟锁定完成时钟窗口确定。本发明利用FPGA提供的PLL等时钟资源自带的动态配置接口，适配简单的软硬件逻辑功能完成时钟相位的动态配置。设计简单，同时兼具一定的自适应性。在中低速并行片间互联总线的时钟窗口确定时具有应有价值。

Description

一种边界时钟窗口确定方法、电路、终端设备、存储介质
技术领域
本发明涉及时钟窗口确定领域，尤其涉及一种边界时钟窗口确定方法、电路、终端设备、存储介质。
背景技术
嵌入式系统中存在大量并行同步总线互联，包括嵌入式CPU与外设、FPGA与FPGA之间、FPGA与嵌入式CPU之间。支持这些芯片级单元交互的互联通道都存在对时钟窗口确定的需求。如图1所示，当时钟Clk处于A点时对Data进行采样处于Tsetup边界，而当时钟Clk处于B点时对Data进行采样则处于Tholdon边界。即当Clk处于A与B之间的任一位置时都能可靠的采样Data，因此A、B之间的窗口即为Clk的最佳窗口。
在实际项目设计中，A、B点的确定与所采用的FPGA器件工艺、板级PCB布线、以及逻辑内部设计风格有较大关系。通常在逻辑设计风格一定的情况下，有以下几种方式确认A、B窗口的边界。
第一种采用在Data路径上加入延迟单元，并配合延迟控制单元实现精度较高数据对齐。在多位宽数据通道上每一路数据插入的延迟单元是动态实时由延迟控制单元的。经过特定训练数据完成链路的传输训练过程。这种方式会根据每条链路具体情况自适应的插入延迟单元，达到使数据通道与随路采样时钟对齐的目的，具有良好的精度和自适赢性。但逻辑设计相对复杂。适用于高速并行总线通道传送对齐控制，例如ddr。
第二种是简单粗暴的采用手动设置Clk相位偏移，通过训练数据验证通道传输正确性。找出若干通道传输正确的相位点，绘制正确相位窗口，确定时钟窗口边界。此方法不需要在设计加入任何附加对齐逻辑。但是效率低、自适应性差。
发明内容
本发明的目的在于，针对上述问题，提出一种边界时钟窗口确定方法、电路、终端设备、存储介质。
一种边界时钟窗口确定方法，包括如下步骤：
动态时钟配置：FPGA根据动态配置命令进行初始化动态时钟配置；
训练数据传输：CPU查询FPGA的时钟锁定状态信息并向FPGA传输训练数据；
相位循环区间测试：遍历整个相位循环区间进行动态时钟配置和传输训练；
时钟窗口确定：获取FPGA返回的传输正确性测试结果，根据测试结果重新发起时钟锁定完成时钟窗口确定。
进一步的，一种边界时钟窗口确定方法，所述的动态时钟配置包括如下子步骤：
S101：CPU向FPGA发起动态配置命令；
S102：FPGA将CPU发送的动态配置命令转换为时钟动态配置信号，并将该时钟动态配置信号发送给FPGA内部的动态时钟配置单元；
S103：FPGA驱动动态时钟配置单元进行动态时钟配置，同时动态时钟配置单元进入时钟的重新锁定过程。
进一步的，一种边界时钟窗口确定方法，所述的动态时钟配置单元采用PLL电路，通过接收的随路时钟信号对FPGA进行动态时钟配置。
进一步的，一种边界时钟窗口确定方法，所述的训练数据传输包括如下子步骤：
S201：CPU向FPGA下发动态时钟配置单元的状态查询命令，若动态时钟配置单元的时钟锁定信号完成，FPGA向CPU发送时钟锁定完成信号；
S202：CPU根据接收的时钟锁定完成信号向FPGA传输训练数据。
进一步的，一种边界时钟窗口确定方法，所述的相位循环区间测试包括如下子步骤：
S301：CPU接收并存储FPGA返回的传输正确性结果以及该结果对应的相位；
S302：按相位递增精度依次进行下一次时钟相位点配置及测试；
S303：在遍历整个相位循环区间的配置及测试后，停止测试过程。
一种边界时钟窗口确定方法，所述的相位递增精度人为设定，满足实际不同精度需求。
一种边界时钟窗口确定方法，所述的确定时钟窗口通过提取出所有传输正确的相位点并根据这些相位点确定时钟窗口，取窗口中心点值作为最终相位配置动态时钟配置单元，并以此时钟相位点作为最终的工作相位重新发起时钟锁定，完成时钟边界窗口确定过程。
一种边界时钟窗口确定电路，包括：
动态时钟配置单元：根据动态配置命令进行FPGA初始化动态时钟配置；
训练数据传输单元：驱动CPU查询FPGA的时钟锁定状态信息并向FPGA传输训练数据；
相位循环区间测试单元：遍历整个相位循环区间进行动态时钟配置和传输训练；
时钟窗口确定单元：获取FPGA返回的传输正确性测试结果，根据测试结果重新发起时钟锁定完成时钟窗口确定。
一种边界时钟窗口确定终端设备，所述的终端设备包括：
一个或多个处理器；
存储装置，用于存储一个或多个程序；
当所述一个或多个程序被所述一个或多个处理器执行时，使得所述一个或多个处理器实现上述边界时钟窗口确定方法。
一种计算机可读存储介质，所述的计算机可读存储介质上存储有指令，其特征在于，该指令被处理器执行时实现上述边界时钟窗口确定方法的步骤。
本发明的有益效果：本发明解决的了嵌入式系统设计中，当FPGA作为多芯片间并行数据传输的其中一方时涉及到片间互联总线的时钟窗口确定问题。系统设计时随路时钟和并行数据线由于片内、板级走线带来的延迟是不同的，这就需要一定的技术手段保证在正确的时钟窗口下采样数据。而这个时钟边界窗口，可通过在时钟或数据线上插入延迟单元来完成最佳边界窗口的确定。但这种方式设计复杂性较高，且更适用于在高速的并行总线传输接口实现。另外，简单的采用手动设置相位的方式，效率低、自适应性差，也不可取。本发明利用FPGA提供的PLL等时钟资源自带的动态配置接口，适配简单的软硬件逻辑功能完成时钟相位的动态配置。设计简单，同时兼具一定的自适应性。在中低速并行片间互联总线的时钟窗口确定时具有应有价值。
附图说明
图1是边界时钟窗口示意图。
图2是本发明的流程原理示意图。
图3是本发明实施例的硬件结构原理示意图。
具体实施方式
为了对本发明的技术特征、目的和效果有更加清楚的理解，现对照附图说明本发明的具体实施方式。
本实施例中，如图2所示，一种边界时钟窗口确定方法，包括动态时钟配置：FPGA根据动态配置命令进行初始化动态时钟配置；训练数据传输：CPU查询FPGA的时钟锁定状态信息并向FPGA传输训练数据；相位循环区间测试：遍历整个相位循环区间进行动态时钟配置和传输训练；时钟窗口确定：获取FPGA返回的传输正确性测试结果，根据测试结果重新发起时钟锁定完成时钟窗口确定。
具体的，一种边界时钟窗口确定方法，所述的动态时钟配置包括如下子步骤：S101：CPU向FPGA发起动态配置命令；S102：FPGA将CPU发送的动态配置命令转换为时钟动态配置信号，并将该时钟动态配置信号发送给FPGA内部的动态时钟配置单元；S103：FPGA驱动动态时钟配置单元进行动态时钟配置，同时动态时钟配置单元进入时钟的重新锁定过程；动态时钟配置单元采用PLL电路，通过接收的随路时钟信号对FPGA进行动态时钟配置。
具体的，训练数据传输包括如下子步骤：S201：CPU向FPGA下发动态时钟配置单元的状态查询命令，若动态时钟配置单元的时钟锁定信号完成，FPGA向CPU发送时钟锁定完成信号；S202：CPU根据接收的时钟锁定完成信号向FPGA传输训练数据。
具体的，相位循环区间测试包括如下子步骤：S301：CPU接收并存储FPGA返回的传输正确性结果以及该结果对应的相位；S302：按相位递增精度依次进行下一次时钟相位点配置及测试；S303：在遍历整个相位循环区间的配置及测试后，停止测试过程。
具体的，确定时钟窗口通过提取出所有传输正确的相位点并根据这些相位点确定时钟窗口，取窗口中心点值作为最终相位配置动态时钟配置单元，并以此时钟相位点作为最终的工作相位重新发起时钟锁定，完成时钟边界窗口确定过程。
本实施例中，如图3所示，以ZYNQ7020加Spartan6的设计为例介绍本实施例的工作原理。
ZYNQ作为SOC芯片其包括PS（嵌入式双Cortex-A9核）和PL（可编程现场门阵列）。ZYNQ7020与接口FPGA之间采用自定义16位并行总线连接，同时伴有100Mhz随路时钟。数据在传输时采用双沿传输，其有效的时钟阈度（setup、holdon）是5ns ，因此在综合考虑各种因素的情况下保证正确的数据传输具有一定挑战。以ZYNQ7020为参考点，同时输出随路时钟oclk和并以同频不同相的时钟inner_clk推出数据txd，XC6SLX75T以接收到的随路时钟经内部PLL进行相位补偿后产生采样时钟对接收的数据进行采样。数据在XC6SLX75T内完成各种业务处理后返回给ZYNQ7020的rxd端。设计中inner_clk和oclk采用同源时钟产生，同频但其相位有差异，这个相差便是用于补偿txd、rxd和随路时钟之间因各种板级、片内布线延迟不同带来的不确定的关键。
在实际系统设计中，在通信的双方同时存在收发数据且需要调整采用时钟相位的情况下。通常的设计方法是固定一方的相位，调整另一方的相位。本方案中设计思想以ZYNQ作为动态调整的点。
ZYNQ中PS通过其通用外设总线AXI-GP发起动态配置命令，在PL中设计用于响应此配置命令的控制逻辑功能，并将此命令转换为对边界数据传输所需时钟的动态配置信号驱动clk_wiz_t模块的动态配置接口（IP自带）。
首先，通过PL逻辑中初始化控制寄存器启动对clk_wiz_t模块的动态时钟配置过程，此时，clk_wiz_t模块进入时钟的重新锁定过程。
然后，PL逻辑会响应PS对clk_wiz_t模块重新锁定状态的查询。当clk_wiz_t的时钟锁定信号完成之后，PS会发起用于验证通道正确性的训练数据传输并判定传输正确性。
接着，PS会将传输正确性结果记录在当前配置相位对应的存储位置。依次循环，按相位递增精度依次进行下一相位点配置及测试，相位递增精度可以根据实际项目需求设定。比如，P0、P30、P60等依次递增直到遍历整个360度相位循环区间。
最后，PS根据特定算法提取出所有传输正确的相位点并根据这些相位点确定时钟窗口，取窗口中心点值作为最终相位配置clk_wiz_t模块，并以此相位点作为最终的工作相位。
在实际设计中，随路时钟频率与边界窗口成反比关系，即随路时钟频率越高这个窗口越窄，随路时钟越低窗口越宽。因此，为保证设计稳定性，在满足片间传输性能的前提下，采用尽量低的随路时钟频率是更为明智的选择。
本实施例中，提供一种边界时钟窗口确定电路，包括：动态时钟配置单元：根据动态配置命令进行FPGA初始化动态时钟配置；训练数据传输单元：驱动CPU查询FPGA的时钟锁定状态信息并向FPGA传输训练数据；相位循环区间测试单元：遍历整个相位循环区间进行动态时钟配置和传输训练；时钟窗口确定单元：获取FPGA返回的传输正确性测试结果，根据测试结果重新发起时钟锁定完成时钟窗口确定。
本实施例中，提供一种边界时钟窗口确定终端设备，所述的终端设备包括：一个或多个处理器；存储装置，用于存储一个或多个程序；当所述一个或多个程序被所述一个或多个处理器执行时，使得所述一个或多个处理器实现上述边界时钟窗口确定方法。
本实施例中，提供一种计算机可读存储介质，所述的计算机可读存储介质上存储有指令，其特征在于，该指令被处理器执行时实现上述边界时钟窗口确定方法的步骤。
本发明提出一种折中的设计方案，使用很少的时钟窗口检测逻辑，同时也具有一定的自适应性。即充分发挥本地控制器的作用，通过利用PLL或时钟资源的动态配置端口。在系统上电初始化过程中进行链路训练。在这一过程中动态调整FPGA内部自恢复采样时钟Clk的相位，并将可以完成正确训练数据传输的相位点记录、暂存。本地控制器通过简单的算法确定正确相位点的窗口边界，最终选择窗口中心相位点值通过时钟动态配置端口对PLL或时钟资源进行相位设定，完成初始化过程。
以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。

Claims (10)

1.一种边界时钟窗口确定方法，其特征在于，包括如下步骤：
动态时钟配置：FPGA根据动态配置命令进行初始化动态时钟配置；
训练数据传输：CPU查询FPGA的时钟锁定状态信息并向FPGA传输训练数据；
相位循环区间测试：遍历整个相位循环区间进行动态时钟配置和传输训练；
时钟窗口确定：获取FPGA返回的传输正确性测试结果，根据测试结果重新发起时钟锁定完成时钟窗口确定。
2.根据权利要求1所述的一种边界时钟窗口确定方法，其特征在于，所述的动态时钟配置包括如下子步骤：
S101：CPU向FPGA发起动态配置命令；
S102：FPGA将CPU发送的动态配置命令转换为时钟动态配置信号，并将该时钟动态配置信号发送给FPGA内部的动态时钟配置单元；
S103：FPGA驱动动态时钟配置单元进行动态时钟配置，同时动态时钟配置单元进入时钟的重新锁定过程。
3.根据权利要求1所述的一种边界时钟窗口确定方法，其特征在于，所述的动态时钟配置单元采用PLL电路，通过接收的随路时钟信号对FPGA进行动态时钟配置。
4.根据权利要求1所述的一种边界时钟窗口确定方法，其特征在于，所述的训练数据传输包括如下子步骤：
S201：CPU向FPGA下发动态时钟配置单元的状态查询命令，若动态时钟配置单元的时钟锁定信号完成，FPGA向CPU发送时钟锁定完成信号；
S202：CPU根据接收的时钟锁定完成信号向FPGA传输训练数据。
5.根据权利要求1所述的一种边界时钟窗口确定方法，其特征在于，所述的相位循环区间测试包括如下子步骤：
S301：CPU接收并存储FPGA返回的传输正确性结果以及该结果对应的相位；
S302：按相位递增精度依次进行下一次时钟相位点配置及测试；
S303：在遍历整个相位循环区间的配置及测试后，停止测试过程。
6.根据权利要求1所述的一种边界时钟窗口确定方法，其特征在于，所述的相位递增精度人为设定，满足实际不同精度需求。
7.根据权利要求1所述的一种边界时钟窗口确定方法，其特征在于，所述的确定时钟窗口通过提取出所有传输正确的相位点并根据这些相位点确定时钟窗口，取窗口中心点值作为最终相位配置动态时钟配置单元，并以此时钟相位点作为最终的工作相位重新发起时钟锁定，完成时钟边界窗口确定过程。
8.一种边界时钟窗口确定电路，其特征在于，包括：
动态时钟配置单元：根据动态配置命令进行FPGA初始化动态时钟配置；
训练数据传输单元：驱动CPU查询FPGA的时钟锁定状态信息并向FPGA传输训练数据；
相位循环区间测试单元：遍历整个相位循环区间进行动态时钟配置和传输训练；
时钟窗口确定单元：获取FPGA返回的传输正确性测试结果，根据测试结果重新发起时钟锁定完成时钟窗口确定。
9.一种边界时钟窗口确定终端设备，其特征在于，所述的终端设备包括：
一个或多个处理器；
存储装置，用于存储一个或多个程序；
当所述一个或多个程序被所述一个或多个处理器执行时，使得所述一个或多个处理器实现如权利要求1-7中任一所述的一种边界时钟窗口确定方法。
10.一种计算机可读存储介质，其特征在于，所述的计算机可读存储介质上存储有指令，其特征在于，该指令被处理器执行时实现如权利要求1-7任意所述的一种边界时钟窗口确定方法。
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