CN111143047A - 一种定时与随机双中断处理系统和方法 - Google Patents

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张慧
刘霁阳
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Abstract

本方案提供了一种定时与随机双中断处理系统，该系统包括：FPGA，将具有标志位的定时中断信号和随机中断信号合并为单一中断触发源信号；计算机，基于单一中断触发源信号，利用预先设定的执行优先级，执行随机中断任务或定时中断任务。本申请所述技术方案能够节省中断资源、避免中断丢失；具有较高的处理速率。

Description

一种定时与随机双中断处理系统和方法
技术领域
本申请涉及信号处理领域，特别涉及一种定时与随机双中断处理系统和方法。
背景技术
在一般的测试系统中，作为采样的定时中断信号与作为检测或者统计的随机中断信号的配合至关重要，但由于随机中断信号的随机性，往往无法与定时中断信号构成同步。
发明内容
本申请提供了一种定时与随机双中断处理系统和方法。
根据本申请实施例的第一个方面，提供了一种定时与随机双中断处理方法，该方法的步骤包括：
将具有标志位的定时中断信号和随机中断信号合并为单一中断触发源信号；
基于单一中断触发源信号，利用预先设定的执行优先级，执行随机中断任务或定时中断任务。
在一种优选地实施例中，所述将具有标志位的定时中断信号和随机中断信号合并为单一中断触发源信号的前一步骤包括：
分别对获取得到的定时中断信号和随机中断信号进行标志位赋值。
在一种优选地实施例中，所述分别对获取得到的定时中断信号和随机中断信号进行标志位赋值的步骤包括：
判断接收到的信号类型；
若为定时中断信号，则标记为第一标志位并赋值；若为随机终端，则标记为第二标志位并赋值。
在一种优选地实施例中，将具有标志位的定时中断信号和随机中断信号合并为单一中断触发源信号的步骤包括：
根据标志位，将定时中断信号和随机中断信号进行或逻辑处理，合并为单一中断触发源信号。
在一种优选地实施例中，该方法的步骤还包括：
执行完所有中断任务后，清除中断信号和中断标志位。
根据本申请实施例的第二个方面，提供了一种定时与随机双中断处理系统，该系统包括：
FPGA，将具有标志位的定时中断信号和随机中断信号合并为单一中断触发源信号；
计算机，基于单一中断触发源信号，利用预先设定的执行优先级，执行随机中断任务或定时中断任务。
在一种优选地实施例中，所述FPGA包括：
信号接收模块，用于接收随机中断信号和/或定时中断信号；
标识模块，用于分别对获取得到的定时中断信号和随机中断信号进行标志位赋值。
在一种优选地实施例中，所述标识模块的具体执行如下步骤：
判断接收到的信号类型；
若为定时中断信号，则标记为第一标志位并赋值；若为随机终端，则标记为第二标志位并赋值。
在一种优选地实施例中，所述FPGA还包括：
中断下发模块，根据标志位，将定时中断信号和随机中断信号进行或逻辑处理，合并为单一中断触发源信号，并发送给计算机。
在一种优选地实施例中，所述计算机包括：
中断处理模块，基于单一中断触发源信号，利用预先设定的执行优先级，执行随机中断任务或定时中断任务；
优选地，所述计算机还包括：反馈模块，执行完所有中断任务后，清除中断信号和中断标志位。
有益效果
本申请所述技术方案能够节省中断资源、避免中断丢失；具有较高的处理速率。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出本方案所述定时与随机双中断处理系统的示意图；
图2示出本方案所述清除中断的示意图；
图3示出本方案所述中断处理流程的示意图；
图4示出本方案所述中断执行流程的示意图。
附图标号
1、接收模块，2、标识模块，3、中断下发模块，4、中断处理模块，5、反馈模块。
具体实施方式
为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
经过对现有技术的研究和分析，在随机中断和定时中断的过程中，即要保证随机中断信号的优先级高于定时中断信号，但为保证测试系统数据完整性，也要保证定时中断能延迟运行且不丢失。因此，本方案意在提出一种定时与随机双中断处理方法，以能使用普通FPGA及PCI总线计算机实现多中断处理功能、处理速度快且杜绝中断丢失等问题。
如图1所示，本方案中提供了一种定时与随机双中断处理系统，该系统包括：FPGA和计算机。FPGA主要对接收到的随机中断信号和定时中断信号进行预处理，产生单一中断触发源信号；计算机根据单一中断触发源信号，读取中断信号的类型，利用利用预先设定的执行优先级，执行随机中断任务或定时中断任务。
本方案中，所述FPGA包括：信号接收模块1和标识模块2；信号接收模块1能够接收外部接收随机中断信号和/或定时中断信号；标识模块根据中断信号的类型，定时中断信号和随机中断信号进行标志位赋值。其中，标志位赋值的具体步骤包括：判断接收到的信号类型；若为定时中断信号，则标记为第一标志位并赋值；若为随机终端，则标记为第二标志位并赋值。本方案中，所述FPGA还包括：中断下发模块，根据标志位，将定时中断信号和随机中断信号进行或逻辑处理，合并为单一中断触发源信号，并发送给计算机。
本方案中，所述计算机包括：中断处理模块和反馈模块。中断处理模块基于单一中断触发源信号，利用预先设定的执行优先级，执行随机中断任务或定时中断任务。如图2所示，中断任务执行完毕后，利用反馈模块反馈FPGA清除中断信号和中断标志位。
如图3和图4所示，本方案进一步公开了一种定时与随机双中断处理方法，该方法的步骤包括：
将具有标志位的定时中断信号和随机中断信号，按照或逻辑处理，合并为单一中断触发源信号；
基于单一中断触发源信号，利用预先设定的执行优先级，执行随机中断任务或定时中断任务；
执行完所有中断任务后，清除中断信号和中断标志位。
本方案中，在所述将具有标志位的定时中断信号和随机中断信号合并为单一中断触发源信号的前一步骤，需要先分别对获取得到的定时中断信号和随机中断信号进行标志位赋值。其中，标志位赋值的步骤包括：判断接收到的信号类型；若为定时中断信号，则标记为第一标志位并赋值；若为随机终端，则标记为第二标志位并赋值。
下面通过实例对本方案作进一步说明。
如图1至4所示，本实施例公开了一种定时与随机双中断处理的方案，该方案具体包括：
本实施例中，定时与随机双中断处理系统：FPGA硬件及其匹配的软件模块和计算机，其中FPGA模块分为三个子模块：接收模块1，标识模块2和中断下发模块3；计算机包括：中断处理模块4和反馈模块5。
基于搭建的定时与随机双中断处理系统，本方案的具体的中断处理流程如下：
第一步 引入外部中断信号。
将定时中断及随机周中断通过两个信号点与FPGA相应管脚相连接。
第二步 为中断标志位赋值
当有定时中断或随机中断到来时，在FPGA程序中分别为定时中断标志位B_TIMER及随机中断标志位B_RANDOM赋值。其FPGA对于中断信号的处理逻辑基于如图3所示的处理过程，可以保证中断暂留，在一个定时周期内不会丢失，保证测试有效性。
第三步 向计算机总线发送中断信号
FPGA将定时中断与随机中断做逻辑“或”处理，合并为单一中断触发源信号向计算机PCI总线输出。即只要有外部中断INTA(INTA＝1)，则认定为有中断信号，并将其合并为单一中断触发源信号。
第四步 接收中断并读取中断标志位
计算机PCI总线接收FPGA输出的中断触发源信号并通过数据总线读取FPGA对两种中断的标志位。
第五步 计算机中处理程序对中断进行处理
计算机中实时测试程序对外部中断INTA进行钩挂，当中断INTA被触发时(INTA＝1)，首先采集随机中断及定时中断两个标志位，紧接着在重新开启中断(清INTA)。在INTA中断处理函数中，采用应用线程优先级配置的方法，将随机中断处理线程优先级配置高于定时中断处理线程优先级，依据接收到的中断标志位进行相应线程中的事件触发如图4所示。根据ANSI C语言的严密性，加入if判断语句，对各种情况均涵盖，可以有效避免随机中断或定时中断的漏处理。
第六步 处理完毕，清中断及中断标志位，等待下次触发
处理完毕，通过计算机的地址总线，向FPGA中发送清中断INTA、清随机中断标志位B_RANDOM和清定时中断标志位B_TIMER，等待下次触发，如图2所示。
至此，就完成了定时与随机双中断的处理过程。
综上所述，本方案测试结构简单、成本较低，易于工程实现。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上仅为本发明的实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均包含在申请待批的本发明的权利要求范围之内。

Claims (10)

1.一种定时与随机双中断处理系统，其特征在于，该系统包括：
FPGA，将具有标志位的定时中断信号和随机中断信号合并为单一中断触发源信号；
计算机，基于单一中断触发源信号，利用预先设定的执行优先级，执行随机中断任务或定时中断任务。
2.根据权利要求1所述的定时与随机双中断处理系统，其特征在于，所述FPGA包括：
信号接收模块，用于接收随机中断信号和/或定时中断信号；
标识模块，用于分别对获取得到的定时中断信号和随机中断信号进行标志位赋值。
3.根据权利要求2所述的定时与随机双中断处理系统，其特征在于，所述标识模块的具体执行如下步骤：
判断接收到的信号类型；
若为定时中断信号，则标记为第一标志位并赋值；若为随机终端，则标记为第二标志位并赋值。
4.根据权利要求2所述的分布式仿真系统，其特征在于，所述FPGA还包括：
中断下发模块，根据标志位，将定时中断信号和随机中断信号进行或逻辑处理，合并为单一中断触发源信号，并发送给计算机。
5.根据权利要求1所述的定时与随机双中断处理系统，其特征在于，所述计算机包括：
中断处理模块，基于单一中断触发源信号，利用预先设定的执行优先级，执行随机中断任务或定时中断任务；
优选地，所述计算机还包括：反馈模块，执行完所有中断任务后，清除中断信号和中断标志位。
6.一种定时与随机双中断处理方法，其特征在于，该方法的步骤包括：
将具有标志位的定时中断信号和随机中断信号合并为单一中断触发源信号；
基于单一中断触发源信号，利用预先设定的执行优先级，执行随机中断任务或定时中断任务。
7.根据权利要求6所述的定时与随机双中断处理方法，其特征在于，
所述将具有标志位的定时中断信号和随机中断信号合并为单一中断触发源信号的前一步骤包括：
分别对获取得到的定时中断信号和随机中断信号进行标志位赋值。
8.根据权利要求7所述的定时与随机双中断处理方法，其特征在于，所述分别对获取得到的定时中断信号和随机中断信号进行标志位赋值的步骤包括：
判断接收到的信号类型；
若为定时中断信号，则标记为第一标志位并赋值；若为随机终端，则标记为第二标志位并赋值。
9.根据权利要求6至8所述的定时与随机双中断处理方法，其特征在于，将具有标志位的定时中断信号和随机中断信号合并为单一中断触发源信号的步骤包括：
根据标志位，将定时中断信号和随机中断信号进行或逻辑处理，合并为单一中断触发源信号。
10.根据权利要求6至8所述的定时与随机双中断处理方法，其特征在于，该方法的步骤还包括：
执行完所有中断任务后，清除中断信号和中断标志位。
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