CN111142435B - 一种基于继电保护开出电路的开出控制方法 - Google Patents

Abstract

本申请公开了一种继电保护开出电路和基于继电保护开出电路的开出控制方法。继电保护开出电路包括：CPU、FPGA、启动控制单元、开出控制单元和继电器驱动单元。CPU通过数据总线与FPGA相连接，CPU通过启动控制信号线与启动控制单元相连接，FPGA通过开出总线和锁存信号线与所述开出控制单元相连接，开出控制单元的输出信号与CPU发出的总控信号分别传输给继电器驱动单元，继电器驱动单元通过驱动电源线与启动控制单元相连接。上述继电保护开出电路以及相应的开出控制方法能有效地提高开出电路的抗干扰能力和开出电路的可靠性。

Description

一种基于继电保护开出电路的开出控制方法

技术领域

本发明属于继电保护领域，具体涉及一种继电保护开出电路及其开出控制方法。

背景技术

微机继电保护装置自上世纪90年代以来，得到了迅猛发展。已经从过去传统的功能单一的保护继电器，发展到现在的集保护、控制、测量、通讯、人机交互等多功能于一体的智能型设备。随着智能变电站的兴起，以及工业控制要求的进一步提高，对中低压保护装置的开出数量要求越来越多，对开出电路的可靠性要求也越来越高。

继电保护装置现有的开出控制方法存在以下几种：

1、中低压保护装置传统的开出控制方法是用CPU芯片的IO管脚直接驱动开出继电器，由于CPU的IO管脚数量有限，因此可支持的开出通道数有限，无法满足当前复杂工程的需求。

2、利用总线加锁存器的方法来控制开出。其具体的实现方法是，在CPU芯片的总线上挂接多片锁存器芯片(如74273或74373)，通过控制锁存器芯片的LE锁存信号，CPU可以选择刷新某一片锁存器芯片的输出状态；当装置更新开出状态时，CPU主动刷新对应的锁存器，其它时刻锁存器芯片会自动锁住历史驱动电平，维持开出电路的驱动状态。通过增加总线上挂接的锁存器芯片数量，此电路可以灵活扩展开出通道。

但在实际工程现场的复杂电磁环境中，锁存器电路存在易受干扰被误锁存的风险。如果锁存器芯片的LE锁存信号上遭遇干扰脉冲，锁存器芯片就会将错误的输入信号锁存到开出驱动电路中，且不能自动恢复。

虽然CPU可以通过在运行过程中不断主动刷新锁存器状态来解决此问题，但是该方法会占用大量CPU执行时间，降低CPU运行效率。

3、通常开出继电器的驱动信号都采用单一信号驱动，单个信号的误翻转即可导致继电器状态的改变，整个开出控制电路的可靠性低，抗干扰能力弱。

发明内容

针对上述问题，本发明提出一种继电保护开出电路及其开出控制方法，其中，一种继电保护开出电路，包括：CPU、FPGA、启动控制单元、开出控制单元、继电器驱动单元。所述CPU通过数据总线与所述FPGA相连接，所述CPU通过启动控制信号线与所述启动控制单元相连接，所述FPGA通过开出总线和锁存信号线与所述开出控制单元相连接，所述开出控制单元的输出信号与所述CPU发出的总控信号分别传输给所述继电器驱动单元，所述继电器驱动单元通过驱动电源线与所述启动控制单元相连接。

优选地，所述启动控制单元包括：第一正反组合逻辑电路和启动继电器。所述CPU通过启动控制信号线发出的正启动控制信号和负启动控制信号传输给所述第一正反组合逻辑电路，所述第一正反组合逻辑电路根据所述正启动控制信号和所述负启动控制信号，发出启动所述启动继电器的信号，所述启动继电器收到所述第一正反组合逻辑电路所传递过来的启动继电器信号，启动继电器动作，为所述继电器驱动单元开出继电器提供驱动电源。

优选地，所述开出控制单元配置用于为所述继电器驱动单元提供开出控制信号，由n个锁存器组成，其中n≧1。每个锁存器具备独立的锁存控制信号，锁存器输入并联到同一开出总线。所述FPGA通过锁存信号线对每一个所述锁存器产生周期性锁存信号，并通过开出总线向所述锁存器发出开出信号，每一个所述锁存器根据该开出信号输出开出控制信号给继电器驱动单元。

优选地，所述继电器驱动单元包括：第二正反组合逻辑电路和m个开出继电器。所述第二正反组合逻辑电路同时接收CPU发出的总控信号和所述锁存器发出的开出控制信号，所述第二正反组合逻辑电路配置成在所述锁存器发出的开出控制信号为高电平，同时CPU发出的总控信号为低电平时，向对应的开出继电器输出驱动信号，使得所述对应的开出继电器动作。

优选地，所述启动控制单元的第一正反组合逻辑电路，包括：第一非门，第一与门。所述CPU发出的负启动控制信号输入所述第一非门的输入端，所述第一非门的输出端与所述第一与门的第二输入端相连接，所述CPU发出的正启动控制信号输入所述第一与门的第一输入端，所述第一与门的输出端与所述启动继电器相连接。

优选地，所述继电器驱动单元的所述第二正反组合逻辑电路包括：第二非门，m个第二与门，其中优选m≧n。所述CPU出发的总控信号输入所述第二非门的输入端，所述第二非门的输出端分别与所述m个第二与门的第一输入端相连接，n个锁存器将输出的m个开路控制信号分别输入所述m个第二与门的第二输入端，所述m个第二与门的输出端分别与m个开出继电器相连接，所述m个第二与门输出端的输出为m个开出继电器提供驱动信号。

本发明还提供一种基于所述继电保护装置的开出控制方法，包括如下步骤：步骤1：CPU通过数据总线以寄存器方式将开出继电器应该被设置的开出状态写入FPGA内部寄存器；步骤2：CPU输出启动控制信号和总控信号，FPGA输出八位开出总线和锁存控制信号；步骤3：CPU发出总控信号给继电器驱动单元；步骤4：根据步骤1中FPGA内部寄存器写入的开出继电器开出状态，FPGA通过开出总线向每个锁存器输出开出信号，任意一个锁存器收到此开出信号后，该锁存器向的继电器驱动单元发出开出控制信号，继电器驱动单元根据此开出信号和CPU发出的总控制信号，使得对应开出继电器动作；步骤5：FPGA通过锁存信号线对每一个锁存器产生周期性锁存信号，使得每个锁存器根据锁存信号，不断更新开出控制信号，进而不断更新对第二正反组合逻辑电路输出的驱动信号，进而不断更新开出继电器动作状态。

优选地，在步骤2，CPU通过启动控制信号线发出正启动控制信号和负启动控制信号，启动控制单元根据正启动控制信号和负启动控制信号为继电器驱动单元提供驱动电源；具体为：若正启动控制信号为高电平，同时负启动控制信号为低电平，则第一正反组合逻辑电路发出启动继电器信号，启动继电器动作，将驱动电源提供给所有开出继电器，否则，第一正反组合逻辑电路不发出启动继电器信号，启动继电器不动作，所有开出继电器不被供电。

CPU直接输出启动控制信号驱动启动继电器，从而控制开出继电器驱动电源的通断。启动控制信号采用正反组合逻辑，提高可靠性。

优选地，在步骤3，CPU发出总控信号给继电器驱动单元中的第二正反组合逻辑电路。

优选地，在步骤4，当某个锁存器接到开出信号后，该锁存器向第二正反组合逻辑电路发出开出控制信号，当CPU发出的总控制信号为低电平，且锁存器发出的开出控制信号是高电平时，对应的开出继电器收到第二正反组合逻辑电路发出的驱动信号，使得对应开出继电器动作，否则，对应的开出继电器不会收到第二正反组合逻辑电路发出的驱动信号，对应开出继电器不动作。

继电器驱动单元采用正反逻辑组合驱动，其中正逻辑信号连接到由FPGA控制的锁存器输出，反逻辑信号连接到CPU输出的总控信号，CPU与FPGA联合控制开出，实现交叉闭锁，从而防止CPU或者FPGA某一器件故障导致开出误动，进一步提高了开出的可靠性。

步骤5：FPGA通过锁存信号线对每一个锁存器产生周期性锁存信号，使得每个锁存器根据锁存信号，不断更新开出控制信号，进而不断更新对第二正反组合逻辑电路输出的驱动信号，以及不断更新开出继电器动作状态。

FPGA产生周期性锁存信号，对开出锁存器状态进行实时不间断刷新，实现开出信号的动态更新，有效提高抗干扰性能。锁存信号的产生由FPGA自动完成，不需要CPU参与，有效降低CPU负荷，提高CPU利用率。

本发明的有益效果是：

FPGA输出采用总线加锁存器方式，不占用CPU IO管脚，实现开出通道数的灵活扩展。使用FPGA进行锁存器的实时不间断自动刷新，有效提高开出电路的抗干扰能力，不需要CPU参与，有效降低CPU负荷，提高CPU利用率。驱动电源的启动控制和继电器驱动控制均采用正反组合逻辑，继电器驱动控制采用CPU和FPGA交叉闭锁，防止上下电过程、或者CPU和FPGA之中任一器件异常导致开出误动，进一步提高了开出电路的可靠性。

附图说明

图1是本发明实施例的一种继电保护装置原理示意图；

图2是本发明实施例的一种继电保护装置的开出控制方法的流程图；

图3示意性地示出了本发明实施例的启动控制单元第一正反组合逻辑电路图；

图4示意性地示出了本发明实施例的继电器驱动单元的第二正反组合逻辑电路的图。

具体实施方式

下面结合附图和具体的实施例对本发明技术方案作进一步的详细描述，以使本领域的技术人员可以更好的理解本发明并能予以实施，但所举实施例不作为对本发明的限定。

一种继电保护开路电路，如图1所示，包括：CPU 4(central processing unit，中央处理器)、FPGA 5(Field Programmable Gate Array，现场可编程逻辑门阵列)、启动控制单元1、开出控制单元2、继电器驱动单元3。

CPU 4通过数据总线与FPGA5相连接，CPU 4通过启动控制信号线与启动控制单元1相连接，FPGA5通过开出总线和锁存信号线与开出控制单元2相连接，开出控制单元2的输出信号与CPU4发出的总控信号分别输入继电器驱动单元3，继电器驱动单元3通过驱动电源线与启动控制单元1相连接。

启动控制单元1配置用于为继电器驱动单元3的开出继电器302-1～302-m提供驱动电源，具体包括：第一正反组合逻辑电路101和启动继电器102。

CPU 4通过启动控制信号线发出的正启动控制信号和负启动控制信号分别传递给第一正反组合逻辑电路101，第一正反组合逻辑电路101根据正启动控制信号和负启动控制信号，发出启动所述启动继电器的信号，启动继电器收到第一正反组合逻辑电路101所传递过来的启动继电器信号，启动继电器102动作，为继电器驱动单元3的开出继电器302-1～302-m提供驱动电源。

开出控制单元2配置用于为继电器驱动单元3提供开出控制信号，由n个锁存器组成，其中n≧1，为了便于描述，将这n个锁存器依次标记为锁存器201-1～201-n。锁存器201-1～201-n输入并联到同一开出总线，每片锁存器具备独立的锁存控制信号。锁存器的数量可根据实际开出路数而灵活设置。

继电器驱动单元3包括：第二正反组合逻辑电路301和m个开出继电器。为了便于描述，将m个开出继电器依次标记为开出继电器302-1～302-m，其中优选m≧n。

本实施例采用10片锁存器，即n＝10，每片锁存器支持8路信号，开出总线为8位，最大能支持总共80路开出控制信号，此时m最大值可以取80。这些锁存器可以布置在同一块插件上，也可以布置在多块插件上，当布置在多块插件上时，开出总线和锁存信号通过背板连接到相应的锁存器，由此可实现开出通道位置布置的灵活性。

FPGA 5通过锁存信号线对每一个锁存器产生周期性锁存信号，并通过开出总线向锁存器201-1～201-n发出开出信号，每一个锁存器201-1～201-n根据该开出信号输出开出控制信号给继电器驱动单元3。

第二正反组合逻辑电路301同时接收CPU 4发出的总控信号和锁存器201-1～201-n发出的开出控制信号，第二正反组合逻辑电路301配置成在当锁存器201-1～201-n发出的开出控制信号为高电平，同时CPU 4发出的总控信号为低电平时，向对应的开出继电器302-1～302-m输出驱动信号，使得对应的开出继电器302-1～302-m动作。

如图4所示，启动控制单元1第一正反组合逻辑电路101，包括：第一非门101-1，第一与门101-2。

CPU 4发出的负启动控制信号输入第一非门101-1的输入端，第一非门101-1的输出端与第一与门101-2的第二输端入相连接，所述CPU 4发出的正启动控制信号输入第一与门101-2的第一输入端，第一与门101-2的输出端与启动继电器102相连接。

如图3所示，继电器驱动单元3的第二正反组合逻辑电路301包括：第二非门301-1，m个第二与门，为了便于描述，将这m个第二与门依次标记为301-21～301-2m,其中，优选m≧n。

CPU 4出发的总控信号输入第二非门301-1的输入端，第二非门301-1的输出端分别与m个第二与门(即，第二与门301-21、第二与门301-22……第二与门301-2m)各自的第一输入端相连接，n个锁存器输出m个开路控制信号(即，开路控制信号1～开路控制信号m)分别输入到m个第二与门(即，第二与门301-21、第二与门301-22……第二与门301-2m)的第二输入端，m个第二与门(即，第二与门301-21、第二与门301-22……第二与门301-2m)的输出端分别与m个开出继电器302-1～302-m相连接，m个第二与门(即，第二与门301-21、第二与门301-22……第二与门301-2m)输出端的输出为m个开出继电器302-1～302-m提供驱动信号。

图2示出了一种所述的继电保护开出电路的开出控制方法的大致流程图。

在步骤S1，CPU 4通过数据总线以寄存器方式将开出继电器应该被设置的开出状态写入FPGA 5内部寄存器；CPU 4输出启动控制信号和总控信号，FPGA5输出八位开出总线和锁存控制信号。

在步骤S2，CPU 4通过启动控制信号线发出正启动控制信号和负启动控制信号，启动控制单元根据正启动控制信号和负启动控制信号为继电器驱动单元提供驱动电源；具体为：若正启动控制信号为高电平，同时负启动控制信号为低电平，则第一正反组合逻辑电路101发出启动继电器信号，启动继电器102动作，将驱动电源提供给所有开出继电器302-1～302-m，否则，第一正反组合逻辑电路101不发出启动继电器信号，启动继电器102不动作，所有开出继电器302-1～302-m不被供电。CPU4直接输出启动控制信号驱动启动继电器，从而控制开出继电器驱动电源的通断。启动控制信号采用正反组合逻辑电路，提高可靠性。

在步骤S3，CPU 4发出总控信号给继电器驱动单元中的第二正反组合逻辑电路301。

在步骤S4，根据步骤1中FPGA5内部寄存器写入的开出继电器开出状态，FPGA5通过开出总线向每个锁存器201-1～201-n输出开出信号，任意一个锁存器收到此开出信号后，该锁存器向继电器驱动单元发出开出控制信号，继电器驱动单元3根据此开出信号和CPU4发出的总控制信号，使得对应开出继电器动作。具体为：当任意一个锁存器接收到开出信号后，对应锁存器向第二正反组合逻辑电路301发出开出控制信号，当CPU4发出的总控制信号为低电平，且锁存器发出的开出控制信号是高电平时，对应的开出继电器收到第二正反组合逻辑电路301发出的驱动信号之后执行动作，否则，对应的开出继电器不会收到第二正反组合逻辑电路发出的驱动信号，对应开出继电器不动作。

继电器驱动单元3采用正反逻辑组合驱动，其中正逻辑信号连接到由FPGA5控制的锁存器输出，反逻辑信号连接到CPU 4输出的总控信号，CPU 4与FPGA 5联合控制开出，实现交叉闭锁，从而防止CPU 4或者FPGA5之中因某一器件故障导致开出误动，进一步提高了开出的可靠性。

在步骤S5，FPGA5通过锁存信号线对每一个锁存器产生周期性锁存信号，使得锁存器201-1～201-n中的每一个根据锁存信号而不断更新开出控制信号，进而不断更新对第二正正反组合逻辑电路301输出的驱动信号，进一步不断地更新开出继电器动作状态。

FPGA5产生周期性锁存信号，对开出锁存器状态进行实时不间断刷新，实现开出信号的动态更新，有效提高抗干扰性能。锁存信号的产生由FPGA5自动完成，不需要CPU4参与，这样有效降低了CPU4负荷，提高CPU4利用率。

开出是指一个装置所带的继电器辅助触点。开出控制就是通过控制继电器线圈的得电和失电，进而控制继电器接点的闭合或者断开。开出全称开关量输出，一路开出对应开出继电器的一副接点。

FPGA5逻辑利用分时复用技术，将开出状态自动分时刷新到外部的每一片锁存器201-1～201-n的芯片。FPGA5逻辑每隔104微秒对所有锁存器201-1～201-n的芯片的IO状态进行一轮自动刷新，刷新动作持续地进行，即使特殊情况下锁存器芯片受到意外干扰短时输出错误状态，也会被迅速被刷回正常状态。一般继电器的动作时间为3～4毫秒，104微秒的实时刷新速度足够在继电器动作之前将错误状态清除掉，保证干扰信号不会传递到锁存器输出端。FPGA5实现自动刷新，不需要CPU4参与，不耗用CPU4的执行时间，充分发挥了FPGA5并行逻辑的优点。

CPU4的IO管脚输出开出驱动的总控信号，与FPGA5控制的锁存器输出信号相结合，经过正反组合逻辑运算，锁存器输出信号为高电平，总控信号为低电平时，才能有效驱动开出继电器的励磁线圈，实现了CPU4与FPGA5逻辑的交叉闭锁，防止上下电过程、或者CPU4和FPGA5之中任一器件异常导致开出误动。

启动继电器102负责开放开出继电器302-1～302-m的驱动电源，对于重要的开出通道，必须首先开放启动继电器102才能出口。启动继电器102由CPU4直接控制的2个IO管脚经正反组合逻辑电路驱动，与FPGA5无关，体现了CPU4与FPGA5交叉闭锁的可靠性设计原则。

以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或者等效流程变换，或者直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (9)

1.一种基于继电保护开出电路的开出控制方法，所述继电保护开出电路包括：CPU、FPGA、启动控制单元、开出控制单元和继电器驱动单元；CPU通过数据总线与FPGA相连接，CPU通过启动控制信号线与启动控制单元相连接，FPGA通过开出总线和锁存信号线与开出控制单元相连接，开出控制单元的输出信号与CPU发出的总控信号分别传输给继电器驱动单元，继电器驱动单元通过驱动电源线与启动控制单元相连接；其特征在于，包括如下步骤：

步骤1：CPU通过数据总线将开出继电器应该被设置的开出状态写入FPGA内部寄存器；

步骤2：CPU通过启动控制信号线发出正启动控制信号和负启动控制信号，启动控制单元根据正启动控制信号和负启动控制信号为继电器驱动单元提供驱动电源；

步骤3：CPU发出总控信号给继电器驱动单元；

步骤4：根据步骤1中FPGA内部寄存器写入的开出继电器开出状态，FPGA通过开出总线向每个锁存器输出开出信号，任意一个锁存器收到此开出信号后，该锁存器向继电器驱动单元发出开出控制信号，继电器驱动单元根据此开出控制信号和CPU发出的总控信号，使得对应开出继电器动作；

步骤5：FPGA通过锁存信号线对每一个锁存器产生周期性锁存信号，使得每个锁存器根据锁存信号，不断更新开出控制信号，进而不断更新对第二正反组合逻辑电路输出的驱动信号，以及不断更新开出继电器动作状态。

2.根据权利要求1所述的开出控制方法，其特征在于：

在所述步骤2，CPU通过启动控制信号线发出正启动控制信号和负启动控制信号，若正启动控制信号为高电平，同时负启动控制信号为低电平，则第一正反组合逻辑电路发出启动继电器信号，启动继电器动作，将驱动电源提供给所有开出继电器，否则，第一正反组合逻辑电路不发出启动继电器信号，启动继电器不动作，所有开出继电器不被供电。

3.根据权利要求1所述的开出控制方法，其特征在于：

在所述步骤3，CPU发出总控信号给继电器驱动单元中的第二正反组合逻辑电路。

4.根据权利要求1所述的开出控制方法，其特征在于：

在所述步骤4，当某个锁存器接到开出信号后，该锁存器向第二正反组合逻辑电路发出开出控制信号，当CPU发出的总控信号为低电平，且锁存器发出的开出控制信号是高电平时，对应的开出继电器收到第二正反组合逻辑电路发出的驱动信号，使得对应开出继电器动作，否则，对应的开出继电器不会收到第二正反组合逻辑电路发出的驱动信号，对应开出继电器不动作。

5.根据权利要求1所述的开出控制方法，其特征在于：

所述启动控制单元包括：第一正反组合逻辑电路和启动继电器；

所述CPU通过启动控制信号线发出的正启动控制信号和负启动控制信号传输给所述第一正反组合逻辑电路，所述第一正反组合逻辑电路根据所述正启动控制信号和所述负启动控制信号，发出启动所述启动继电器的信号，所述启动继电器收到所述第一正反组合逻辑电路所传递过来的启动继电器信号，启动继电器动作，为所述继电器驱动单元开出继电器提供驱动电源。

6.根据权利要求1所述的开出控制方法，其特征在于：

所述开出控制单元配置用于为所述继电器驱动单元提供开出控制信号，由n个锁存器组成，其中n≧1；

所述FPGA通过锁存信号线对每一个所述锁存器产生周期性锁存信号，并通过开出总线向所述锁存器发出开出信号，每一个所述锁存器根据该开出信号输出开出控制信号给继电器驱动单元。

7.根据权利要求6所述的开出控制方法，其特征在于：

所述继电器驱动单元包括：第二正反组合逻辑电路和m个开出继电器；

所述第二正反组合逻辑电路同时接收CPU发出的总控信号和所述锁存器发出的开出控制信号，所述第二正反组合逻辑电路配置成在所述锁存器发出的开出控制信号为高电平，同时CPU发出的总控信号为低电平时，向对应的开出继电器输出驱动信号，使得所述对应的开出继电器动作。

8.根据权利要求5所述的开出控制方法，其特征在于：

所述启动控制单元的第一正反组合逻辑电路包括：第一非门，第一与门；所述CPU发出的负启动控制信号输入所述第一非门的输入端，所述第一非门的输出端与所述第一与门的第二输入端相连接，所述CPU发出的正启动控制信号输入所述第一与门的第一输入端，所述第一与门的输出端与所述启动继电器相连接。

9.根据权利要求6或7所述的开出控制方法，其特征在于：

所述继电器驱动单元的所述第二正反组合逻辑电路包括：第二非门，m个第二与门；

所述CPU出发的总控信号输入所述第二非门的输入端，所述第二非门的输出端分别与所述m个第二与门的第一输入端相连接，n个锁存器将输出的m个开路控制信号分别输入所述m个第二与门的第二输入端，所述m个第二与门的输出端分别与m个开出继电器相连接，所述m个第二与门输出端的输出为m个开出继电器提供驱动信号。

Images