CN111107586B - 一种bbu前传数据的处理方法及系统 - Google Patents

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Abstract

本发明涉及5G通信技术，为BBU前传数据的处理方法及系统。其处理方法通过多核CPU单元实现无线高层协议栈功能和物理层功能；通过FPGA单元实现CPRI协议的处理；多核CPU单元和FPGA单元之间通过高速PCIE接口实现连接；下行传输时，多核CPU单元把无线高层协议栈报文、物理层IQ数据和PRACH数据发送给FPGA处理；上行传输时，FPGA单元解析CPRI协议数据，并把数据转发给多核CPU单元处理。本发明提高了5G前传数据的处理能力，进而提高速个5G系统的带宽。

Description

一种BBU前传数据的处理方法及系统
技术领域
本发明涉及5G通信技术，具体涉及5G室分设备中的BBU前传数据的处理方法及系统。
背景技术
5G网络中，BBU功能进一步切分为CU(Central Unit)和DU(Distributed Unit)。CU和DU功能的切分以处理内容的实时性进行区分。CU设备主要包含非实时性的无线高层协议栈功能，同时也支持部分核心网功能下沉和边缘应用业务的部署。而DU设备主要处理物理层功能和实时性需要的2层功能。考虑节省AAU和DU之间的传输资源，部分物理层功能也可上移至AAU实现。5G整体网络架构前传(Fronthaul)、中传和回传网络并重，从DU到AAU为前传，从DU到CU为中传。在4G网络中，C-RAN相当于BBU和RRU这2层架构。在5G系统中，相当于CU、DU和AAU这3层架构。
现阶段5G业务主要为eMBB，CU/DU设置方式对业务及基础资源方案影响不大，建网初期5G主要设备形态为CU/DU合设架构(BBU)，根据不同的部署方式分别部署在基站接入机房或业务汇聚机房。5G室分网络系统架构如图1所示。
满足5G前传接口需求的前传方案主要有光纤直连方案、彩光+无源WDM方案、FO承载方案。5G室分网络系统的前传使用光纤直驱方案。
BBU模块如图2所示，BBU与前传子系统中的CP之间通过前传接口模块连接，5G通信对系统带宽要求非常高，前传接口模块主要用于处理前传数据的收发，所有空口数据都要经过它的处理，其处理能力和处理速度直接影响整个5G系统的运行。另外，BBU与前传子系统的时间同步也是一大难题。
发明内容
基于现有技术所存在的问题，为了提高5G前传数据的处理能力，进而提高整个5G系统的带宽，本发明提出一种BBU前传数据的处理方法及系统。
根据本发明的BBU前传数据的处理方法，通过多核CPU单元实现无线高层协议栈功能和物理层功能；通过FPGA单元实现CPRI协议的处理；多核CPU单元和FPGA单元之间通过高速PCIE接口实现连接；下行传输时，多核CPU单元把无线高层协议栈报文、物理层IQ数据和PRACH数据发送给FPGA处理；上行传输时，FPGA单元解析CPRI协议数据，并把数据转发给多核CPU单元处理。
在优选的实施例中，本发明处理方法把多核CPU单元的所有CPU核分成两组，第一CPU核组运行无线高层协议栈功能，第二CPU核组运行物理层功能；同时，把运行物理层功能的第二CPU核组单独隔离出来，不参与操作系统的任务调试。
在优选的实施例中，本发明处理方法以FPGA单元的时间为基准时间，由FPGA单元产生定时信息，并以定时报文的方式，通知多核CPU单元，多核CPU单元只有收到FPGA单元的定时信息，才发送IQ数据。
在优选的实施例中，本发明处理方法建立DMA描述符队列，实现FPGA单元与多核CPU单元之间进行空口数据、以太网报文及定时报文的交互，实现DMA传输。
所述DMA描述符队列采用共享内存方式实现；共享内存由多核CPU单元在初始化时分配好，并通过PCIE BAR空间通知FPGA单元已分配好的内存单元地址。
多核CPU单元初始化时，预分配空口IQ数据内存、以太网报文内存、DMA描述符队列内存、上行信息类型标识内存；空口IQ数据内存用于保存要发送或者已接收到的IQ数据；以太网报文内存用于保存要发送或者已接收到的以太网报文数据；DMA描述符队列内存用于多核CPU单元发送DMA描述信息给FPGA单元；上行信息类型标识内存用于FPGA单元通过多核CPU单元处理何种上行数据。
而建立DMA描述符队列，实现DMA传输的实现过程如下：
在多核CPU单元建立下行DMA描述符队列和上行DMA描述符队列，并由多核CPU单元管理DMA描述符队列；
多核CPU单元进行DMA描述符入队的方法如下：多核CPU单元根据传输数据所在的内存地址以及FPGA内存地址，填写DMA描述符，并把DMA描述符加入DMA队列中，同时DMA队列长度加1，DMA队列指针加1；
多核CPU单元通过FPGA单元进行DMA内存复制的方法如下：把DMA描述符队列的队尾指针写到FPGA单元的发送队尾指针寄存器中，FPGA单元实时监控发送队尾指针寄存器，如果该寄存器内容发生变化，则认为有新的DMA传输要求，从DMA描述符队列中取出一个DMA描述符，得到要复制的数据的源地址、目的地址和数据长度，从而把数据从源地址复制到目的地址中，完成一个DMA描述符的处理；如此重复执行，直到DMA描述符指针等于队尾指针时，停止复制数据。
根据本发明的BBU前传数据的处理系统，包括：多核CPU单元，用于实现无线高层协议栈功能和物理层功能；FPGA单元，用于实现CPRI协议的处理；所述多核CPU单元和FPGA单元之间通过高速PCIE接口实现连接；
下行传输时，多核CPU单元把无线高层协议栈报文、物理层IQ数据和PRACH数据发送给FPGA处理；上行传输时，FPGA单元解析CPRI协议数据，并把数据转发给多核CPU单元处理。
与现有技术相比，本发明取得了以下有益效果：
本发明通过DMA描述符队列机制和共享内存机制，实现了CPU单元与FPGA单元的快速数据交互，实现了5G系统的带宽要求。同时，通过分配独立CPU核的方式，保证了物理层进程的实时性。另外，物理层的时序由FPGA单元通过定时报文的方式提供，实现了CPU单元与FPGA单元时序的统一，解决了系统时间同步问题。最后，通过虚拟网卡的方式实现了OAM进程代码的可移植性，减少了开发工作量。
附图说明
图1是5G室分网络系统架构图；
图2是5G室分BBU模块图；
图3是本发明处理系统的总体框架示意图；
图4是5G前传数据处理结构图；
图5是内存分配示意图；
图6是物理层进程的示意图；
图7是DMA队列的结构图。
具体实施方式
以下结合附图及实施例对本发明的技术方案进行详细描述，但本发明的实施方式不限于此。
本发明实现了一种前传数据的处理方法，所涉及的多核CPU单元和FPGA单元通过高速PCIE接口连接，它们之间进行空口数据、以太网报文及定时报文的交互。多核CPU初始化时，预分配空口IQ数据内存、以太网报文内存、DMA描述符队列内存，并把分配好的DMA描述符队列内存地址通过PCIE BAR空间通知FPGA单元，DMA描述符队列用于CPU单元向FPGA单元传递DMA描述符，FPGA单元根据DMA描述符的要求进行DMA处理。同时，多核CPU单元初始化时还预留出一定数量的独立CPU核用于运行物理层进程。运行于CPU独立核的物理层进程负责空口IQ数据的收发处理，物理层进程实时接收定时报文和空口数据，并根据定时报文触发空口数据的发送，该物理层进程设置最高优先级以保证空口数据的实时性能；运行于CPU应用空间的OAM进程，通过网络SOCKET的方式与运行于CPU内核态的以太网报文收发线程进行通信，并通过以太网报文收发线程进行以太网报文的收发。
如图3，本发明BBU前传数据的处理系统，包括依次连接的多核CPU单元、PCIE接口及FPGA单元。多核CPU单元实现无线高层协议栈功能和物理层功能；而FPGA单元实现CPRI协议的处理。多核CPU单元和FPGA单元通过高速PCIE接口连接。下行传输时，多核CPU单元把无线高层协议栈报文、物理层IQ数据和PRACH数据发送给FPGA处理；上行传输时，FPGA单元解析CPRI协议数据，并把数据转发给多核CPU单元处理。
如图4，由于物理层功能实时性能要求比较高，多核CPU单元的无线高层协议栈功能和物理层功能分别在不同的CPU核组实现。本实施例中，把多核CPU单元的所有CPU核分成两组，第一CPU核组运行无线高层协议栈功能，第二CPU核组运行物理层功能；同时，把运行物理层功能的第二CPU核组单独隔离出来，不参与操作系统的任务调试，从而提高物理层功能的实时性。
为了满足FPGA单元与多核CPU单元在处理数据的同步需求，本发明以FPGA单元的时间为基准时间，由FPGA单元产生定时信息，并以定时报文的方式，通知多核CPU单元，多核CPU单元只有收到FPGA单元的定时信息，才可以发送IQ数据。通过这个方法，实现了两个单元在处理数据上的同步。
FPGA单元与多核CPU单元之间进行空口数据、以太网报文及定时报文的交互，为减少信息交互时CPU单元的开销，本发明设计了DMA描述符队列，DMA描述符队列采用共享内存方式实现。共享内存由多核CPU单元在初始化时分配好，并通过PCIE BAR空间通知FPGA单元已分配好的内存单元地址。
如图5，多核CPU单元初始化时，预分配空口IQ数据内存、以太网报文内存、DMA描述符队列内存、上行信息类型标识内存。空口IQ数据内存用于保存要发送或者已接收到的IQ数据；以太网报文内存用于保存要发送或者已接收到的以太网报文数据；DMA描述符队列内存用于多核CPU单元发送DMA描述信息给FPGA单元；上行信息类型标识内存用于FPGA单元通过多核CPU单元处理何种上行数据(IQ数据、PRACH数据、以太数据或定时报文数据)。
如图6，实现物理层功能的进程包含三个线程：定时报文监听线程、IQ发送准备线程、IQ/PRACH接收线程。下行IQ数据的传输流程如下：IQ发送准备线程从已分配好的IQ数据内存区中，申请一块内存，把数据保存在所申请到的内存中，并把所申请的内存排入IQ数据队列，等待发送时机。当定时报文监听线程监听到定时报文时，通知IQ发送准备线程，启动DMA传输；上行IQ/PRACH数据的传输流程如下：IQ/PRACH接收线程从上行信息类型标识内存中，实时查看是否有上行数据，如果有，则启动上行DMA传输。
OAM和无线高层协议进程分为应用态程序部分和内核态程序部分。通过创建虚拟网络接口的方法，应用态程序借助网络SOCKET技术与内核协议栈进行通信，从而实现采用通用SOCKET接口进行报文收发的好处，提高了程序的可移植性；内核态程序下行负责把内核协议栈的以太报文组织成DMA描述符加入到DMA描述符队列中并启动DMA传输；上行实时查看上行信息类型标识内存，当发现有上行以太报文到达时，启动DMA传输，并把以太报文提交给内核协议栈。
本发明通过DMA描述符队列实现DMA传输实现过程如下：在多核CPU单元建立下行DMA描述符队列和上行DMA描述符队列(下行是指从多核CPU单元到FPGA单元，上行是指从FPGA单元到多核CPU单元)，并由多核CPU单元管理DMA描述符队列。多核CPU单元进行DMA描述符入队的方法如下：多核CPU单元根据传输数据所在的CPU内存地址以及数据将要被传输到的FPGA内存地址，填写DMA描述符(包括源地址、目的地址、传输数据长度)，并把DMA描述符加入DMA队列中，同时DMA队列长度加1，DMA队列指针加1。多核CPU单元通过FPGA单元进行DMA内存复制的方法如下：把DMA描述符队列的队尾指针写到FPGA单元的发送队尾指针寄存器中。FPGA单元实时监控发送队尾指针寄存器，如果该寄存器内容发生变化，则认为有新的DMA传输要求，此时，从DMA描述符队列中取出一个DMA描述符，得到要复制的数据的源地址、目的地址和数据长度，从而把数据从源地址复制到目的地址中，这样就完成一个DMA描述符的处理，如此重复执行，直到DMA描述符指针等于队尾指针时，停止复制数据。
上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (6)

1.一种BBU前传数据的处理方法，其特征在于：
通过多核CPU单元实现无线高层协议栈功能和物理层功能；通过FPGA单元实现CPRI协议的处理；多核CPU单元和FPGA单元之间通过高速PCIE接口实现连接；
下行传输时，多核CPU单元把无线高层协议栈报文、物理层IQ数据和PRACH数据发送给FPGA处理；上行传输时，FPGA单元解析CPRI协议数据，并把数据转发给多核CPU单元处理；
建立DMA描述符队列，实现FPGA单元与多核CPU单元之间进行空口数据、以太网报文及定时报文的交互，实现DMA传输；
所述DMA描述符队列采用共享内存方式实现；共享内存由多核CPU单元在初始化时分配好，并通过PCIE BAR空间通知FPGA单元已分配好的内存单元地址；
多核CPU单元初始化时，预分配空口IQ数据内存、以太网报文内存、DMA描述符队列内存、上行信息类型标识内存；空口IQ数据内存用于保存要发送或者已接收到的IQ数据；以太网报文内存用于保存要发送或者已接收到的以太网报文数据；DMA描述符队列内存用于多核CPU单元发送DMA描述信息给FPGA单元；上行信息类型标识内存用于FPGA单元通过多核CPU单元处理何种上行数据。
2.根据权利要求1所述的BBU前传数据的处理方法，其特征在于：
把多核CPU单元的所有CPU核分成两组，第一CPU核组运行无线高层协议栈功能，第二CPU核组运行物理层功能；同时，把运行物理层功能的第二CPU核组单独隔离出来，不参与操作系统的任务调试。
3.根据权利要求1所述的BBU前传数据的处理方法，其特征在于：
以FPGA单元的时间为基准时间，由FPGA单元产生定时信息，并以定时报文的方式，通知多核CPU单元，多核CPU单元只有收到FPGA单元的定时信息，才发送IQ数据。
4.根据权利要求1所述的BBU前传数据的处理方法，其特征在于：建立DMA描述符队列，实现DMA传输的实现过程如下：
在多核CPU单元建立下行DMA描述符队列和上行DMA描述符队列，并由多核CPU单元管理DMA描述符队列；
多核CPU单元进行DMA描述符入队的方法如下：多核CPU单元根据传输数据所在的内存地址以及FPGA内存地址，填写DMA描述符，并把DMA描述符加入DMA队列中，同时DMA队列长度加1，DMA队列指针加1；
多核CPU单元通过FPGA单元进行DMA内存复制的方法如下：把DMA描述符队列的队尾指针写到FPGA单元的发送队尾指针寄存器中，FPGA单元实时监控发送队尾指针寄存器，如果该寄存器内容发生变化，则认为有新的DMA传输要求，从DMA描述符队列中取出一个DMA描述符，得到要复制的数据的源地址、目的地址和数据长度，从而把数据从源地址复制到目的地址中，完成一个DMA描述符的处理；如此重复执行，直到DMA描述符指针等于队尾指针时，停止复制数据。
5.一种BBU前传数据的处理系统，其特征在于，包括：
多核CPU单元，用于实现无线高层协议栈功能和物理层功能；
FPGA单元，用于实现CPRI协议的处理；
所述多核CPU单元和FPGA单元之间通过高速PCIE接口实现连接；
下行传输时，多核CPU单元把无线高层协议栈报文、物理层IQ数据和PRACH数据发送给FPGA处理；上行传输时，FPGA单元解析CPRI协议数据，并把数据转发给多核CPU单元处理；
所述FPGA单元与多核CPU单元之间通过DMA描述符队列进行空口数据、以太网报文及定时报文的交互，实现DMA传输；
所述DMA描述符队列采用共享内存方式实现；共享内存由多核CPU单元在初始化时分配好，并通过PCIE BAR空间通知FPGA单元已分配好的内存单元地址；
建立DMA描述符队列，实现DMA传输的实现过程如下：
在多核CPU单元建立下行DMA描述符队列和上行DMA描述符队列，并由多核CPU单元管理DMA描述符队列；
多核CPU单元进行DMA描述符入队的方法如下：多核CPU单元根据传输数据所在的内存地址以及FPGA内存地址，填写DMA描述符，并把DMA描述符加入DMA队列中，同时DMA队列长度加1，DMA队列指针加1；
多核CPU单元通过FPGA单元进行DMA内存复制的方法如下：把DMA描述符队列的队尾指针写到FPGA单元的发送队尾指针寄存器中，FPGA单元实时监控发送队尾指针寄存器，如果该寄存器内容发生变化，则认为有新的DMA传输要求，从DMA描述符队列中取出一个DMA描述符，得到要复制的数据的源地址、目的地址和数据长度，从而把数据从源地址复制到目的地址中，完成一个DMA描述符的处理；如此重复执行，直到DMA描述符指针等于队尾指针时，停止复制数据。
6.根据权利要求5所述的BBU前传数据的处理系统，其特征在于：
所述多核CPU单元的所有CPU核分成两组，第一CPU核组运行无线高层协议栈功能，第二CPU核组运行物理层功能；同时，把运行物理层功能的第二CPU核组单独隔离出来，不参与操作系统的任务调试；
以所述FPGA单元的时间为基准时间，由FPGA单元产生定时信息，并以定时报文的方式，通知多核CPU单元，多核CPU单元只有收到FPGA单元的定时信息，才发送IQ数据。
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