CN111082810B - 一种基于fpga低开销并行循环冗余校验方法及应用 - Google Patents

Abstract

本发明属于网络通信技术领域，公开了一种基于FPGA低开销并行循环冗余校验方法及应用，确定并行化参数，选择分组步进值s时，确定FPGA的型号，使分组步进值s等于FPGA的LUT的输入引脚数；计算大小为l×m的第一中间结果矩阵MD_1；计算QB_n的计算结果，即大小为l×1的第二中间结果向量MD_2；计算大小为l×1的输出结果向量COUT。本发明选择分组步进值s时，首先确定FPGA的型号，然后使分组步进值s等于该款FPGA的LUT的输入引脚数，使LUT的利用率达到了100％，克服了现有技术中LUT资源利用率低的问题，使得本发明具有了LUT资源开销低的优点。

Description

一种基于FPGA低开销并行循环冗余校验方法及应用

技术领域

本发明属于网络通信技术领域，尤其涉及一种基于FPGA低开销并行循环冗余校验方法及应用。

背景技术

目前，最接近的现有技术：循环冗余校验码是一种被广泛应用的检错码，被用于以太网、PCIe等传输协议中。传统的循环冗余校验码基于串行电路实现，无法满足现代通信系统对高吞吐量的要求，因此吞吐量更高的并行循环冗余校验码得到了广泛的应用。FPGA由于其本身的并行特性，成为实现并行循环冗余校验码的理想选择，而现有的基于FPGA的并行循环冗余校验码实现方案，并不考虑FPGA底层电路特性，尤其是LUT(Look Up Table，查找表)的输入引脚数这一重要特性没有被关注。因此，现有的基于FPGA的并行循环冗余校验码实现方案面临着LUT资源开销过大的问题。

国核自仪系统工程有限公司在其申请的专利文献“基于FPGA的并行循环冗余校验运算电路”(公开号CN102891685，申请号CN2012103477511)中公开了一种基于FPGA的并行循环冗余校验运算电路。该发明提供的电路，改变生成多项式时，不需要重新计算CRC运算所需的系统矩阵。该方法的不足之处是：其一，多项式矩阵计算模块、系统矩阵计算模与单位矩阵输出模块均会造成额外的LUT资源开销；其二，该电路并未考虑FPGA底层电路特性，无法充分利用LUT资源，导致不必要的LUT资源浪费。导致这些问题的原因在于，算法的设计者未考虑FPGA底层电路特性，导致LUT资源利用率较低，如果可以解决这些问题，可以显著提高FPGA资源利用率。

综上所述，现有技术存在的问题是：

(1)现有基于FPGA的并行循环冗余校验运算存在多项式矩阵计算模块、系统矩阵计算模与单位矩阵输出模块均造成额外的LUT资源开销。

(2)现有基于FPGA的并行循环冗余校验运算存在未考虑FPGA底层电路特性，无法充分利用LUT资源，导致LUT资源浪费。

解决上述技术问题的难度：解决该问题需要系统设计者对算法和FPGA底层结构都有较为深入的了解，并将二者结合起来。

解决上述技术问题的意义：解决该问题可以降低并行循环冗余校验算法的实现开销，显著提高FPGA资源的利用率，可以广泛应用于400G以太网MAC核、基于SmartNIC的循环冗余校验算法卸载等场景中。

发明内容

针对现有技术存在的问题，本发明提供了一种基于FPGA低开销并行循环冗余校验方法及应用。

本发明是这样实现的，一种基于FPGA低开销并行循环冗余校验方法，所述基于FPGA低开销并行循环冗余校验方法包括以下步骤：

第一步，确定并行化参数，选择分组步进值s时，确定FPGA的型号，使分组步进值s等于FPGA的LUT的输入引脚数；

第二步，计算大小为l×m的第一中间结果矩阵MD_1；

第三步，计算QB_n的计算结果，即大小为l×1的第二中间结果向量MD_2；

第四步，计算大小为l×1的输出结果向量COUT。

进一步，所述第一步还包括：

(1)确定循环冗余校验生成多项式参数向量，将该向量记做：

G(x)＝[g_l,g_l-1,...,g₀]；

其中g的取值为0或1；

(2)确定串行相邻状态校验矩阵T与串行伴随矩阵S,其中T的大小为l×l，S的大小为l×1，且：

S＝[g_l-1,g_l-2,...,g₀]^T；

(3)确定FPGA内部总线位宽，将其记为n；

(4)计算并行相邻状态校验矩阵P与并行伴随矩阵Q，P的大小为l×l，Q的大小为l×n，且：

P＝Tⁿ；

Q＝[T^n-1S,T^n-2S...,TS,S]；

(5)确定分组步进值s。

进一步，所述第二步还包括：

(1)将大小为l×m的变量矩阵初始化为零矩阵，将常量m初始化为

将常量st初始化为/>

将大小为(st+1)×l×m的变量矩阵MD_temp初始化为零矩阵，将变量i，j，k的初始值设置为0；

(2)若(j×s+k)＜n，计算

将结果赋给MD_temp[0][i][j]；若(j×s+k)＝n，MD_temp[i][j]保持不变；

(3)若k＜s，将变量k加1，转到(2)；若k＝s，将变量k设置为0，转到(4)；

(4)若j＜m，将变量j加1，转到(2)；若变量j＝m，将变量j设置为0，转到(5)；

(5)若i＜l，将变量i加1，转到(2)；若变量i＝l，将变量i设置为0，转到(6)；

(6)将变量矩阵MD_temp[0]赋给第一中间结果矩阵MD_1。

进一步，所述第三步还包括：

(1)将大小为l×1的向量MD_2初始化为0向量，将大小为l×1的向量MD_2_temp初始化为0向量，将变量u₁初始化为0，将变量u₂初始化为m，将大小为l×m的变量矩阵MD_temp[0]初始化为零矩阵，将变量stage初始化为0；

(2)若(j×s+k)＜u₁，计算

将结果赋给MD_temp[stage+1][i][j]；若(j×s+k)＝u₁，MD_temp[stage+1][i][j]保持不变；

(3)若k＜s，将变量k加1，转到(2)；若k＝s，将变量k设置为0，转到(4)；

(4)若j＜u₂，将变量j加1，转到(2)；若变量j＝u₂，将变量j设置为0，转到(5)；

(5)若i＜l，将变量i加1，转到(2)；若变量i＝l，将变量i设置为0，转到(5)；

(6)若stage＜st，将变量stage加1，将变量u₂赋给变量u₁，计算

将结果赋给变量u₂，转到(2)；若stage＝st，将变量stage设置为0，转到(7)；

(7)将变量MD_temp[st][i][0]赋给变量MD_2_temp[i]，转到步骤(8)；

(8)若i＜l，将变量i加1，转到(7)；若变量i＝l，将变量i设置为0，转到(9)；

(9)将变量MD_2_temp赋给第二中间结果向量MD_2；

进一步，所述第四步还包括：

(1)将大小为l×1的变量C_reg初始化为[1,1,...,1]^T；

(2)计算P·C_reg，将结果赋给C_reg；

(3)计算

将结果赋给C_reg；

(4)将变量C_reg赋给输出结果向量COUT。

进一步，所述基于FPGA低开销并行循环冗余校验方法分组步进值的确定：确定FPGA型号；确定FPGA的查找表输入引脚数，该引脚数即分组步进值s。

本发明的另一目的在于提供一种所述基于FPGA低开销并行循环冗余校验方法在网络通信中的应用。

本发明的另一目的在于提供一种所述基于FPGA低开销并行循环冗余校验方法在以太网传输协议中的应用。

本发明的另一目的在于提供一种所述基于FPGA低开销并行循环冗余校验方法在PCIe传输协议传输协议中的应用。

本发明的另一目的在于提供一种所述基于FPGA低开销并行循环冗余校验方法在5G通信中的应用。

综上所述，本发明的优点及积极效果为：本发明选择分组步进值s时，首先确定FPGA的型号，然后使分组步进值s等于该款FPGA的LUT的输入引脚数，使LUT的利用率达到了100％，克服了现有技术中LUT资源利用率低的问题，使得本发明具有了LUT资源开销低的优点。

附图说明

图1是本发明实施例提供的基于FPGA低开销并行循环冗余校验方法的流程图。

图2是本发明实施例提供的基于FPGA低开销并行循环冗余校验方法的实现流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

针对现有技术存在的问题，本发明提供了一种基于FPGA低开销并行循环冗余校验方法及应用，下面结合附图对本发明作详细的描述。

如图1所示，本发明实施例提供的基于FPGA低开销并行循环冗余校验方法包括以下步骤：

S101：选择分组步进值s时，确定FPGA的型号，使分组步进值s等于FPGA的LUT的输入引脚数；

S102：计算大小为l×m的第一中间结果矩阵MD_1；

S103：计算QB_n的计算结果，即大小为l×1的第二中间结果向量MD_2；

S104：计算大小为l×1的输出结果向量COUT。

本发明实施例提供的基于FPGA低开销并行循环冗余校验方法具体包括以下步骤：

第一步，确定并行化参数：

(a)确定循环冗余校验生成多项式参数向量，将该向量记做：

G(x)＝[g_l,g_l-1,...,g₀]；

其中g的取值为0或1；

(b)确定串行相邻状态校验矩阵T与串行伴随矩阵S,其中T的大小为l×l，S的大小为l×1，且：

S＝[g_l-1,g_l-2,...,g₀]^T；

(c)确定FPGA内部总线位宽，将其记为n；

(d)计算并行相邻状态校验矩阵P与并行伴随矩阵Q，P的大小为l×l，Q的大小为l×n，且：

P＝Tⁿ；

Q＝[T^n-1S,T^n-2S...,TS,S]；

(e)确定分组步进值s；

第二步，计算大小为l×m的第一中间结果矩阵MD_1：

(a)将大小为l×m的变量矩阵初始化为零矩阵，将常量m初始化为

将常量st初始化为/>

将大小为(st+1)×l×m的变量矩阵MD_temp初始化为零矩阵，将变量i，j，k的初始值设置为0；/>

(b)若(j×s+k)＜n，计算

将结果赋给MD_temp[0][i][j]；若(j×s+k)＝n，MD_temp[i][j]保持不变；

(c)若k＜s，将变量k加1，转到步骤(b)；若k＝s，将变量k设置为0，转到步骤(d)；

(d)若j＜m，将变量j加1，转到步骤(b)；若变量j＝m，将变量j设置为0，转到步骤(e)；

(e)若i＜l，将变量i加1，转到步骤(b)；若变量i＝l，将变量i设置为0，转到步骤(f)；

(f)将变量矩阵MD_temp[0]赋给第一中间结果矩阵MD_1；

第三步，计算QB_n的计算结果，即大小为l×1的第二中间结果向量MD_2：

(a)将大小为l×1的向量MD_2初始化为0向量，将大小为l×1的向量MD_2_temp初始化为0向量，将变量u₁初始化为0，将变量u₂初始化为m，将大小为l×m的变量矩阵MD_temp[0]初始化为零矩阵，将变量stage初始化为0；

(b)若(j×s+k)＜u₁，计算

将结果赋给MD_temp[stage+1][i][j]；若(j×s+k)＝u₁，MD_temp[stage+1][i][j]保持不变；

(c)若k＜s，将变量k加1，转到步骤(b)；若k＝s，将变量k设置为0，转到步骤(d)；

(d)若j＜u₂，将变量j加1，转到步骤(b)；若变量j＝u₂，将变量j设置为0，转到步骤(e)；

(e)若i＜l，将变量i加1，转到步骤(b)；若变量i＝l，将变量i设置为0，转到步骤(f)；

(f)若stage＜st，将变量stage加1，将变量u₂赋给变量u₁，计算

将结果赋给变量u₂，转到步骤(b)；若stage＝st，将变量stage设置为0，转到步骤(g)；

(g)将变量MD_temp[st][i][0]赋给变量MD_2_temp[i]，转到步骤(h)；

(h)若i＜l，将变量i加1，转到步骤(g)；若变量i＝l，将变量i设置为0，转到步骤(i)；

(i)将变量MD_2_temp赋给第二中间结果向量MD_2；

第四步，计算大小为l×1的输出结果向量COUT：

(a)将大小为l×1的变量C_reg初始化为[1,1,...,1]^T；

(b)计算P·C_reg，将结果赋给C_reg；

(c)计算

将结果赋给C_reg；

(d)将变量C_reg赋给输出结果向量COUT。

在本发明的优选实施例中，确定分组步进值的步骤如下：

步骤一，确定FPGA型号；

步骤二，确定FPGA的LUT(Look Up Table，查找表)输入引脚数，该引脚数即分组步进值s。

下面结合附图对本发明的技术方案作进一步的描述。

如图2所示，本发明实施例提供的基于FPGA低开销并行循环冗余校验方法包括以下步骤：

步骤一，确定并行化参数(以CRC-32为例)。

第一步，确定CRC-32生成多项式参数向量，将该向量记做：

G(x)＝[1,0,0,0,0,0,1,0,0,1,1,0,0,0,0,0,1,0,0,0,1,1,1,0,1,1,0,1,1,0,1,1,1]；

第二步，确定串行相邻状态校验矩阵T与串行伴随矩阵S,其中T的大小为l×l＝32×32，S的大小为l×1＝32×1，且：

/>

S＝[0,0,0,0,0,1,0,0,1,1,0,0,0,0,0,1,0,0,0,1,1,1,0,1,1,0,1,1,0,1,1,1]^T。

第三步，确定FPGA内部总线位宽，将其记为n，这里取32。

第四步，计算并行相邻状态校验矩阵P与并行伴随矩阵Q，P的大小为l×l＝32×32，Q的大小为l×n＝32×32，且：

/>

第五步，确定分布步进值s。

所述确定分布步进值s的步骤如下：

(1)确定FPGA型号，假定FPGA型号为Virtex-4 XC4VLX15；

(2)确定FPGA的LUT(Look Up Table，查找表)输入引脚数，该型号FPGA的LUT输入引脚数为4，因此s＝4。

步骤二，计算大小为32×m的第一中间结果矩阵MD_1。

第一步，将大小为32×m的变量矩阵初始化为零矩阵，将常量m初始化为

将常量st初始化为/>

将大小为(st+1)×l×m＝4×32×8的变量矩阵MD_temp初始化为零矩阵，将变量i，j，k的初始值设置为0。

第二步，若(j×s+k)＜32，计算

将结果赋给MD_temp[0][i][j]；若(j×s+k)＝32，MD_temp[i][j]保持不变。

第三步，若k＜4，将变量k加1，转到第二步；若k＝4，将变量k设置为0，转到第四步。

第四步，若j＜8，将变量j加1，转到第二步；若变量j＝8，将变量j设置为0，转到第五步。

第五步，若i＜32，将变量i加1，转到第二步；若变量i＝32，将变量i设置为0，转到第六步。

第六步，将变量矩阵MD_temp[0]赋给第一中间结果矩阵MD_1。

步骤三，计算QB_n的计算结果，即大小为l×1＝32×1的第二中间结果向量MD_2。

第一步，将大小为l×1＝32×1的向量MD_2初始化为0向量，将大小为l×1＝32×1的向量MD_2_temp初始化为0向量，将变量u₁初始化为0，将变量u₂初始化为m＝8，将大小为l×m＝32×8的变量矩阵MD_temp[0]初始化为零矩阵，将变量stage初始化为0。

第二步，若(j×s+k)＜u₁，计算

将结果赋给MD_temp[stage+1][i][j]；若(j×s+k)＝u₁，MD_temp[stage+1][i][j]保持不变。

第三步，若k＜4，将变量k加1，转到第二步；若k＝4，将变量k设置为0，转到第四步。

第四步，若j＜u₂，将变量j加1，转到第二步；若变量j＝u₂，将变量j设置为0，转到第五步。

第五步，若i＜32，将变量i加1，转到第二步；若变量i＝32，将变量i设置为0，转到第六步。

第六步，若stage＜3，将变量stage加1，将变量u₂赋给变量u₁，计算

将结果赋给变量u₂，转到第二步；若stage＝3，将变量stage设置为0，转到第七步。

第七步，将变量MD_temp[3][i][0]赋给变量MD_2_temp[i]，转到第八步。

第八步，若i＜32，将变量i加1，转到第七步；若变量i＝32，将变量i设置为0，转到第九步。

第九步，将变量MD_2_temp赋给第二中间结果向量MD_2。

步骤四，计算大小为32×1的输出结果向量COUT。

第一步，将大小为32×1的变量C_reg初始化为[1,1,...,1]^T。

第二步，计算P·C_reg，将结果赋给C_reg。

第三步，计算

将结果赋给C_reg。

第四步，将变量C_reg赋给输出结果向量COUT。

下面结合实验对本发明的技术效果作详细的描述。

为了验证本发明的预测效果，选取两个当前最先进的基于FPGA的并行循环冗余校验算法实现，如文献[1]和文献[2]所示，选取相同的位宽与FPGA芯片型号，LUT开销结果如表1所示。

表1FPGA LUT实现开销对比

[1]L.Kekely,J.Cabal,and J.Koˇrenek,“Effective FPGA Architecture forGeneral CRC,”in International Conference on Architecture ofComputingSystems.Springer,2019,pp.211–223.

[2]A.Akagic and H.Amano,“High-speed fully-adaptable CRC accelera-tors,”IEICE Trans.Inf.&Syst.,vol.96,no.6,pp.1299–1308,2013.

表1是本发明的算法与业界现有算法的FPGA LUT开销对比，可以发现，本发明的算法明显降低了实现开销。

结果显示，提出的算法显著减小了并行循环冗余校验算法的FPGA实现开销，与文献[1]相比，在各个位宽下，开销平均减小了29.2％，与文献[2]相比，开销平均减小了60.5％。本发明的算法能够得到较好的实现效果。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种基于FPGA低开销并行循环冗余校验方法，其特征在于，所述基于FPGA低开销并行循环冗余校验方法包括以下步骤：

第一步，确定并行化参数，选择分组步进值s时，确定FPGA的型号，使分组步进值s等于FPGA的LUT的输入引脚数；

第二步，计算大小为l×m的第一中间结果矩阵MD_1；

第三步，计算QB_n的计算结果，即大小为l×1的第二中间结果向量MD_2；

第四步，计算大小为l×1的输出结果向量COUT；

所述第二步还包括：

(1)将大小为l×m的变量矩阵初始化为零矩阵，将常量m初始化为

将常量st初始化为/>

将大小为(st+1)×l×m的变量矩阵MD_temp初始化为零矩阵，将变量i，j，k的初始值设置为0；

(2)若(j×s+k)＜n，计算

将结果赋给MD_temp[0][i][j]；若(j×s+k)＝n，MD_temp[i][j]保持不变；

(3)若k＜s，将变量k加1，转到(2)；若k＝s，将变量k设置为0，转到(4)；

(4)若j＜m，将变量j加1，转到(2)；若变量j＝m，将变量j设置为0，转到(5)；

(5)若i＜l，将变量i加1，转到(2)；若变量i＝l，将变量i设置为0，转到(6)；

(6)将变量矩阵MD_temp[0]赋给第一中间结果矩阵MD_1；

所述第三步还包括：

(1)将大小为l×1的向量MD_2初始化为0向量，将大小为l×1的向量MD_2_temp初始化为0向量，将变量u₁初始化为0，将变量u₂初始化为m，将大小为l×m的变量矩阵MD_temp[0]初始化为零矩阵，将变量stage初始化为0；

(2)若(j×s+k)＜u₁，计算

将结果赋给MD_temp[stage+1][i][j]；若(j×s+k)＝u₁，MD_temp[stage+1][i][j]保持不变；

(3)若k＜s，将变量k加1，转到(2)；若k＝s，将变量k设置为0，转到(4)；

(4)若j＜u₂，将变量j加1，转到(2)；若变量j＝u₂，将变量j设置为0，转到(5)；

(5)若i＜l，将变量i加1，转到(2)；若变量i＝l，将变量i设置为0，转到(5)；

(6)若stage＜st，将变量stage加1，将变量u₂赋给变量u₁，计算

将结果赋给变量u₂，转到(2)；若stage＝st，将变量stage设置为0，转到(7)；

(7)将变量MD_temp[st][i][0]赋给变量MD_2_temp[i]，转到步骤(8)；

(8)若i＜l，将变量i加1，转到(7)；若变量i＝l，将变量i设置为0，转到(9)；

(9)将变量MD_2_temp赋给第二中间结果向量MD_2；

所述第四步还包括：

(1)将大小为l×1的变量C_reg初始化为[1,1,...,1]^T；

(2)计算P·C_reg，将结果赋给C_reg；

(3)计算

将结果赋给C_reg；/>

(4)将变量C_reg赋给输出结果向量COUT。

2.如权利要求1所述的基于FPGA低开销并行循环冗余校验方法，其特征在于，所述第一步还包括：

(1)确定循环冗余校验生成多项式参数向量，将该向量记做：

G(x)＝[g_l,g_l-1,...,g₀]；

其中g的取值为0或1；

(2)确定串行相邻状态校验矩阵T与串行伴随矩阵S,其中T的大小为l×l，S的大小为l×1，且：

S＝[g_l-1,g_l-2,...,g₀]^T；

(3)确定FPGA内部总线位宽，将其记为n；

(4)计算并行相邻状态校验矩阵P与并行伴随矩阵Q，P的大小为l×l，Q的大小为l×n，且：

P＝Tⁿ；

Q＝[T^n-1S,T^n-2S...,TS,S]；

(5)确定分组步进值s。

3.如权利要求1所述的基于FPGA低开销并行循环冗余校验方法，其特征在于，所述基于FPGA低开销并行循环冗余校验方法分组步进值的确定：确定FPGA型号；确定FPGA的查找表输入引脚数，该引脚数即分组步进值s。

4.一种如权利要求1～3任意一项所述基于FPGA低开销并行循环冗余校验方法在网络通信中的应用。

5.一种如权利要求1～3任意一项所述基于FPGA低开销并行循环冗余校验方法在以太网传输协议中的应用。

6.一种如权利要求1～3任意一项所述基于FPGA低开销并行循环冗余校验方法在PCIe传输协议中的应用。

7.一种如权利要求1～3任意一项所述基于FPGA低开销并行循环冗余校验方法在5G通信中的应用。

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