CN111010541A

CN111010541A - 基于fpga与压缩处理器的视频处理模块

Info

Publication number: CN111010541A
Application number: CN201911265045.0A
Authority: CN
Inventors: 何来; 翟佳; 迟宇
Original assignee: Chongqing Shansong Information Technology Co ltd
Current assignee: Chongqing Shansong Information Technology Co ltd
Priority date: 2019-12-11
Filing date: 2019-12-11
Publication date: 2020-04-14

Abstract

本发明提出了一种基于FPGA与压缩处理器的视频处理模块，该发明包括单片机，用于产生中断数据和控制命令；视频输入单元，用于输入待处理的视频数据；视频格式转换模块，用于根据所述控制命令将所述视频数据进行格式转换，得到解码数据；视频压缩模块，用于根据所述中断数据对解码数据进行压缩得到压缩数据并储存。本发明利用FPGA芯片对输入视频流和视频输出驱动进行处理，同时字符叠加配合外部控制板，使其更加灵活和稳定；利用高清视频处理器进行视频的压缩存储，高清视频处理器内部的ARM内核和压缩编码处理器可实现对输入视频源进行实施压缩和存储的稳定运行。

Description

基于FPGA与压缩处理器的视频处理模块

技术领域

本发明涉及嵌入式视频处理领域，具体涉及基于FPGA与压缩处理器的视频处理模块。

背景技术

随着人们自我安保意识的增强，越来越多的家庭开始安装视频监控，而市面上的视频监控系统均基于安防监控系统，对于视频处理而言，显示和存储是两大核心功能。安防监控系统主要包括四个部分，分别为：前端部分、传输部分、控制部分和显示部分。前端部分完成模拟视频的拍摄，主要包括摄像头、电动变焦镜头等设备。摄像头通过内置CCD及辅助电路将现场情况拍摄成为模拟视频电信号，经同轴电缆传输。电动变焦镜头将拍摄场景拉近、推远，并实现光圈、调焦等光学调整。传输部分主要由同轴电缆组成。传输部分要求在前端摄像机摄录的图像进行实时传输，同时要求传输具有损耗小，可靠的传输质量，图像在录像控制中心能够清晰还原显示。控制部分是安防监控系统的核心，它完成模拟视频监视信号的数字采集、视频压缩、监控数据记录和检索、硬盘录像等功能。它的核心单元是采集、压缩单元，它的通道可靠性、运算处理能力、录像检索的便利性直接影响到整个系统的性能。控制部分是实现报警和录像记录进行联动的关键部分。显示部分主要完成对视频画面的实施显示和对存储视频的检索回放。

而现有技术中的安防监控系统虽然应用广泛，但因该系统的四个主要组成部分都是一个个具体的硬件设备，即使安装在一起也需要专门的机箱，将其应用于嵌入式视频处理领域，便具有体积大、设备多、价格贵、稳定性差、适应性差的缺点。

发明内容

本发明要解决的技术问题是安防监控系统应用到嵌入式设备中时工作设备多，无法做到监控设备高度集成化。

为了解决上述技术问题，本发明提供的方案如下：

基于FPGA与压缩处理器的视频处理模块，包括：

单片机，用于产生中断数据和控制命令；

视频输入单元，用于输入待处理的视频数据；

视频格式转换模块，用于根据所述控制命令将所述视频数据进行格式转换，得到解码数据；

视频压缩模块，用于根据所述中断数据对解码数据进行压缩得到压缩数据并储存。

进一步的是：所述视频输入单元包括PAL差分制输入接口、差分转单端模块和PAL解码器；所述PAL差分制输入接口接收待处理的视频数据；所述差分转单端模块将所述待处理的视频数据转换为单端信号数据；所述PAL解码器将所述单端信号数据转换为所述视频格式转换模块可识别的视频格式。

进一步的是：所述视频格式转换模块包括FPGA芯片和VGA编码器，所述FPGA芯片接收经所述PAL解码器转换后的视频格式数据，形成VGA时序；所述VGA编码器将所述VGA 视频源码进行VGA视频格式转换，输出VGA视频数据。

进一步的是：所述视频输入单元包括DVI输入接口，所述DVI输入接口接收待处理的所述视频数据，并传输至所述视频格式转换模块进行视频数据格式转换。

进一步的是：所述视频格式转换模块包括FPGA芯片，所述FPGA芯片接收到所述控制命令时，将存储在所述FPGA芯片中的字符信息和所述视频数据叠加形成VGA视频数据，输出所述VGA视频数据。

进一步的是：所述视频压缩模块包括视频处理器和存储卡，所述视频处理器压缩经所述视频格式转换模块转换后的视频数据；所述存储卡在所述视频格式转换模块接收到的所述中断数据达到接收上限时，存储压缩好的所述中断数据。

进一步的是：还包括以太网控制器、DDR SDRAM、NAND FLASH，所述以太网控制器、DDR SDRAM、NAND FLASH分别与所述高清视频处理器连接。

进一步的是：所述高清视频处理器采用TMS320DM368芯片。

本发明的有益效果：

1.本发明运用FPGA芯片进行视频数据与控制字符的叠加处理，利用FPGA芯片对输入视频流和视频输出驱动进行处理，同时字符叠加配合外部控制板，使其更加灵活和稳定；

2.本发明运用DM368芯片进行视频的压缩存储，DM368芯片内部的ARM内核和H.264压缩编码处理器可实现对输入视频源进行实施压缩和存储的稳定运行，并且DM368芯片使用嵌入式LINUX系统，其相关系统代码存储在FLASH储存器中，保证系统启动时更快捷。

附图说明

图1为本发明结构示意图；

图2为本发明的实施例一的结构图；

图3为差分转单端模块的外围电路图；

图4为PAL解码器的外围电路图；

图5为本发明的实施例二的结构图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，以使本领域的技术人员可以更好地理解本发明并能予以实施。

下述公开了多种不同的实施所述的主题技术方案的实施方式或实施例。为简化公开内容，下面描述了各特征存在的一个或多个排列的具体实施例，但所举实施例不作为对本发明的限定,在说明书中随后记载的第一特征与第二特征连接，即可以包括直接联系的实施方式，也可以包括形成附加特征的实施方式，进一步的，也包括采用一个或多个其他介入特征使第一特征和第二特征彼此间接连接或结合，从而第一特征和第二特征可以不直接联系。

本发明的结构图如图1所示，包括单片机，用于产生中断数据和控制命令；视频输入单元，用于输入待处理的视频数据；视频格式转换模块，用于根据控制命令将视频数据进行格式转换；视频压缩模块，用于根据中断数据对格式转换后的视频数据进行压缩；视频输出单元，用于输出格式转换后的视频数据。

具体地，视频压缩模块包括视频处理器和存储卡，视频处理器压缩经视频格式转换模块转换后的视频数据；存储卡在视频格式转换模块接收到的中断数据达到接收上限时，将压缩好的中断数据进行存储。

具体地，还包括以太网控制器、DDR SDRAM、NAND FLASH，以太网控制器、DDRSDRAM、 NAND FLASH分别与高清视频处理器连接。

实施例1：

如图2所示：本实施例中的视频输入单元包括PAL差分制输入接口、差分转单端模块和PAL解码器；PAL差分制输入接口接收待处理的视频数据；因PAL输入信号是差分模拟信号，FPGA无法进行处理，需经过转换为数字信号后才能处理，故PAL输入处理部分主要实现两个功能：差分转单端和模拟转数字。差分转单端模块将待处理的视频数据转换为单端信号数据；PAL解码器将单端信号数据转换为视频格式转换模块可识别的视频格式。

视频格式转换模块包括FPGA芯片和VGA编码器，FPGA芯片接收经PAL解码器转换后的视频格式数据，添加VGA时序，形成VGA视频源码；VGA编码器将所述VGA视频源码进行VGA视频格式转换，输出VGA视频数据。

FPGA芯片将视频数据传输至DM368芯片中进行压缩，传输过程中DM368芯片将接收到的数据存储在DDR SDRAM中，同时，FPGA芯片通过状态RS422接口接收单片机传输过来的数据。单片机通过状态RS422接口每隔5ms按照921.6Kbps的通讯速率发送128字节大小的数据给FPGA芯片，当FPGA芯片接收数据达到1024字节大小时，产生中断并通知DM368 芯片将接收到的视频数据进行H.264压缩并将压缩好的视频数据保存在存储卡上。此外， DM368芯片使用嵌入式LINUX系统，系统启动程序保存在NAND FLASH上。

本实施例中，PAL解码器采用TI公司的TVP5150AM1芯片，该芯片功耗低，支持双路解码，使用I²C进行配置，输出信号采用ITU656模式+行场同步的方式，设计时，差分输入接入VINA路，VINB路预留。差分转单端模块采用AD8130芯片，转换时增益设置为1，将图像变换为视频编码器接受的电平范围。PAL解码器将单端信号数据转换为ITU656格式后传输至FPGA芯片中。差分转单端模块的外围电路图如图3所示，PAL解码器的外围电路图如图4所示。

实施例2：

如图5所示：本实施例中的视频输入单元包括DVI输入接口，DVI输入接口接收待处理的视频数据，并传输至视频格式转换模块进行视频数据格式转换。因DVI输入信号已经是带有行场和时钟的数字信号，无需经模数转换，但需满足DVI视频格式进行TMDS算法处理，DVI输入视频信号经DVI输入接口处理后视频信号RGB分量分别占用一个字节，加上时钟信号和行场同步信号一起送至FPGA处理。

视频格式转换模块包括FPGA芯片，FPGA芯片接收到控制命令后，通过控制命令符识别出需读取的字符文件，将事先存储在ROM存储器中的字符信息和视频数据叠加形成VGA视频数据，输出VGA视频数据。具体地，FPGA芯片内部IP核可实现视频数据与字符的多个图层叠加，每个图层都可以设置透明度。本实施例中将DVI处理后的视频数据为图层0 的输入，居于底层，透明度不设置，字符信息为图层1的输入流，居于顶层，透明度设为 255，叠加由FPGA芯片的IP核完成。FPGA芯片生成VGA时序信号，将其与视频信号进行叠加后进行数模转换，输出视频数据。

FPGA芯片将视频数据传输至DM368芯片中进行压缩，传输过程中DM368芯片将接收到的数据存储在DDR SDRAM中，同时，FPGA芯片通过状态RS422接口接收外部控制板传输过来的数据。单片机通过状态RS422接口每隔5ms按照921.6Kbps的通讯速率发送128字节大小的数据给FPGA芯片，当FPGA芯片接收数据达到1024字节大小时，产生中断并通知 DM368芯片将接收到的视频数据进行H.264压缩并将压缩好的视频数据保存在存储卡上。此外，DM368芯片使用嵌入式LINUX系统，系统启动程序保存在NAND FLASH上。

本实施例中，DVI接口输入芯片选择TFP401-EP，该芯片为TI公司的产品，可实现800 ×600×60Hz的视频接收。

此外，DM368芯片可将存储的压缩好的视频数据经以太网控制器传输至网端，用户可经网端下载视频数据在其他显示设备上进行观看。

综上所述，本发明的外部接口共6个，包括PAL接口、DVI接口、VGA接口、两路RS422接口和网口，本发明在上电后即可显示图像，无需复杂接线盒配置，命令RS422接口发送指令即可显示字符叠加信息，用网线连接网口和PC机，即可在PC机上查看存储的视频，整个流程方便快捷，工作温度适应范围广，稳定性强。

最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。

Claims

1.基于FPGA与压缩处理器的视频处理模块，其特征在于，包括：

单片机，用于产生中断数据和控制命令；

视频输入单元，用于输入待处理的视频数据；

2.如权利要求1所述的基于FPGA与压缩处理器的视频处理模块，其特征在于，所述视频输入单元包括PAL差分制输入接口、差分转单端模块和PAL解码器；所述PAL差分制输入接口接收待处理的视频数据；所述差分转单端模块将所述待处理的视频数据转换为单端信号数据；所述PAL解码器将所述单端信号数据转换为所述视频格式转换模块可识别的视频格式。

3.如权利要求2所述的基于FPGA与压缩处理器的视频处理模块，其特征在于，所述视频格式转换模块包括FPGA芯片和VGA编码器，所述FPGA芯片接收经所述PAL解码器转换后的视频格式数据，形成VGA时序；所述VGA编码器将形成时序后的视频格式数据进行VGA视频格式转换，输出VGA视频数据。

4.如权利要求1所述的基于FPGA与压缩处理器的视频处理模块，其特征在于，所述视频输入单元包括DVI输入接口，所述DVI输入接口接收待处理的所述视频数据，并传输至所述视频格式转换模块进行视频数据格式转换。

5.如权利要求4所述的基于FPGA与压缩处理器的视频处理模块，其特征在于，所述视频格式转换模块包括FPGA芯片，所述FPGA芯片接收到所述控制命令时，将存储在所述FPGA芯片中的字符信息和所述视频数据叠加形成VGA视频数据，输出所述VGA视频数据。

6.如权利要求1所述的基于FPGA与压缩处理器的视频处理模块，其特征在于，所述视频压缩模块包括视频处理器和存储卡，所述视频处理器压缩经所述解码数据；当所述视频格式转换模块接收到的所述中断数据达到接收上限时，所述存储卡存储压缩好的所述视频格式数据。

7.如权利要求1所述的基于FPGA与压缩处理器的视频处理模块，其特征在于，还包括以太网控制器、DDR SDRAM、NAND FLASH，所述以太网控制器、DDR SDRAM、NAND FLASH分别与所述高清视频处理器连接。

8.如权利要求1所述的基于FPGA与压缩处理器的视频处理模块，其特征在于，所述视频处理器采用TMS320DM368芯片。