CN110908630A - 音频处理方法、处理器、音频监测装置及设备 - Google Patents

Abstract

本发明涉及一种音频处理方法、处理器、音频监测装置及设备，属于音频监测技术领域。该音频处理方法包括获取预设路数的目标音频数据；分别将每路目标音频数据按照预设采样点进行组帧，获取与预设路数相同数量的数据帧；在每路数据帧间添加与数据帧长度相同的保护间隔，按照每路目标音频数据的获取顺序，获取目标数据流；根据音频压缩算法，对数据流进行压缩。通过将多路音频数据分别组帧，在每帧间设置保护间隔，从而将多路音频数据组成数据流，从而实现数据流的压缩，实现了对多路音频数据的单路处理，使得一片DSP芯片可以处理多路音频数据。

Description

音频处理方法、处理器、音频监测装置及设备

技术领域

本发明属于音频监测技术领域，具体涉及一种音频处理方法、处理器、音频监测装置及设备。

背景技术

DSP(Digital Signal Processing)即数字信号处理技术，DSP芯片即指能够实现数字信号处理技术的芯片。

在现有技术中，通常通过DSP芯片来对音频进行处理。一片DSP芯片的内部存储资源是固定的，当一片DSP芯片面对多个音频压缩程序的同时进行时，会使得存储资源不够，无法实现音频处理。为了满足资源配置，现有技术中通常设置一片DSP芯片完成一路音频数据的压缩。

但是，随着科技的提升，音频设置的音频路数逐渐提升，面对多路音频压缩，采用DSP芯片对一路音频压缩一一对应的方法，会造成严重的资源浪费，增加设备的成本，同时，会增大电路的规模及设计难度。因此，如何解决音频设备成本大、电路规模大且设计难度高的问题是本领域的技术人员亟需解决的技术问题。

发明内容

为了至少解决现有技术存在的上述问题，本发明提供了一种音频处理方法、处理器、音频监测装置及设备，以解决的问题。

解决该技术问题，本发明提供的技术方案如下：

一方面，一种音频数据处理方法，包括：

获取预设路数的目标音频数据；

分别将每路所述目标音频数据按照预设采样点进行组帧，获取与所述预设路数相同数量的数据帧；

在每路所述数据帧间添加与所述数据帧长度相同的保护间隔，按照每路所述目标音频数据的获取顺序，获取目标数据流；

根据音频压缩算法，对所述目标数据流进行压缩。

又一方面，一种音频数据处理器，包括：主控处理单元和压缩编码处理单元；

所述主控处理单元，用于获取预设路数的目标音频数据；分别将每路所述目标音频数据按照预设采样点进行组帧，获取与所述预设路数相同的数据帧；在每路所述数据帧间添加与所述采样点相同的保护间隔，按照每路所述目标音频数据的获取顺序，获取目标数据流；

所述压缩编码处理单元，用于根据音频压缩算法，对所述目标数据流进行压缩。

又一方面，一种音频监测装置，包括：可编程模块、数据处理模块和上位机模块；

其中，所述可编程模块，用于对音频监测过程中的数据匹配对应的数据交互接口；

所述数据处理模块，用于根据上述所述的音频数据处理方法将原始音频数据进行压缩，并将压缩后的数据打包，通过所述数据交互接口上传至所述上位机模块；

所述上位机模块，用于接收打包后的数据，并将所述数据按照预设规则解压和存储。

可选地，所述数据处理模块，包括：主控数据处理单元和至少一个压缩数据处理单元；

其中，所述压缩数据处理单元，用于按照上述所述的音频数据处理方法，将原始音频数据进行压缩，并将压缩后的数据发送至所述主控数据处理单元；

所述主控数据处理单元，用于接收所述压缩后的数据，并将其打包上传至所述上位机模块。

可选地，所述主控数据处理单元，还用于：接收所述上位机模块的控制指令，根据所述控制指令执行对应的操作，所述控制指令，包括：压缩率选择、监听路数选择、监听道路设置或地址设置中的至少一种。

可选地，还包括：解码模块；

所述解码模块，用于接收多路模拟信号数据，并将所述多路模拟信号数据解码为数字格式数据；

所述可编程模块，还用于：将串行声道的所述数字格式数据转换为并行数据。

可选地，还包括：数据处理接口模块；

所述数据处理接口模块，包括双端口存储器，用于对数字音频的数据进行缓存，并将所述数据发送至所述数据处理模块。

可选地，所述数据处理接口模块，具体用于采用乒乓方式将所述数据发送至所述数据处理模块。

可选地，还包括：显示模块；

所述显示模块连接所述上位机模块，用于显示所述上位机模块接收的数据内容、解压的数据或存储的数据中的至少一种。

所述可编程模块，还用于对所述显示模块的显示内容进行选择。

又一方面，一种音频监测设备，包括：处理器，以及与所述处理器相连接的存储器；

所述存储器用于存储计算机程序；

所述处理器用于调用所述计算机程序执行如下步骤：

对音频监测过程中的数据匹配对应的数据交互接口；

按照上述所述的音频数据处理方法将原始音频数据进行压缩，并将压缩后的数据打包，通过所述数据交互接口上传至上位机模块；

接收打包后的数据，并将所述数据按照预设规则解压和存储。

本发明的有益效果为：

本发明实施例提供的一种音频处理方法、处理器、音频监测装置及设备，该音频处理方法包括获取预设路数的目标音频数据；分别将每路目标音频数据按照预设采样点进行组帧，获取与预设路数相同数量的数据帧；在每路数据帧间添加与数据帧长度相同的保护间隔，按照每路目标音频数据的获取顺序，获取目标数据流；根据音频压缩算法，对数据流进行压缩。通过将多路音频数据分别组帧，在每帧间设置保护间隔，从而将多路音频数据组成数据流，从而实现数据流的压缩，实现了对多路音频数据的单路处理，使得一片DSP芯片可以处理多路音频数据。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一实施例提供的一种音频数据处理方法的流程示意图；

图2为本发明实施例提供的一种数据压缩数据组织结构示意图；

图3为本发明实施例提供的一种音频数据处理器的结构示意图；

图4为本发明实施例提供的一种音频监测装置的结构示意图；

图5为本发明实施例提供的数据处理模块电路工作原理图；

图6为本发明实施例提供的一种音频监测设备的结构示意图；

图7为本发明实施例提供的硬件模块的组成示意图；

图8为本发明实施例提供的FPGA程序结构模型。

附图标记：

A-音频数据处理器；A1-主控处理单元；A2-压缩编码处理单元；41-可编程模块；42-数据处理模块；43-上位机模块；421-主控数据处理单元；422-压缩数据处理单元；44-解码模块；45-数据处理接口模块；46-显示模块；61-处理器；62-存储器。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将对本发明的技术方案进行详细的描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施方式，都属于本发明所保护的范围。

实施例：

为了解决本发明提出的技术问题，本发明实施例提供一种音频数据处理方法。

图1为本发明一实施例提供的一种音频数据处理方法的流程示意图。

请参阅图1，本发明实施例提供的音频数据处理方法，可以包括以下步骤：

步骤S11、获取预设路数的目标音频数据。

在一个具体的音频数据处理过程中，可以定义预设路数，例如，可以定义目标音频数据为6路，获取6路目标音频数据。此处对音频路数只是列举，并不是限定。

步骤S12、分别将每路目标音频数据按照预设采样点进行组帧，获取与预设路数相同数量的数据帧。

在一个具体的音频数据处理过程中，可以将采集到的6路目标音频数据分别按照预设采样点进行组帧，并获取6路数据帧。此处依旧是依据上述列举的6路为例，进行的说明，并不是限定。

步骤S13、在每路数据帧间添加与数据帧长度相同的保护间隔，按照每路目标音频数据的获取顺序，获取目标数据流。

具体地，可以在每路数据帧之间，添加与数据帧长度相同的保护间隔，然后按照每路目标音频数据的获取顺序，将添加保护间隔后的数据帧组合在一起，获取目标数据流。

图2为本发明实施例提供的一种数据压缩数据组织结构示意图。

参阅图2，每路的数据帧的采样点可以为1152，则保护间隔设置为1152个0，从第1路数据帧到第6路数据帧依次通过保护间隔相连，从而获取到目标数据流。

步骤S14、根据音频压缩算法，对数据流进行压缩。

在获取到目标数据流后，根据音频压缩算法，对数据流进行压缩。

值得说明的是，本发明实施例提供的音频压缩数据处理方法，可以与下述实施例提供的音频数据处理器相对应，进行相互参考理解。

本发明实施例提供的音频处理方法包括获取预设路数的目标音频数据；分别将每路目标音频数据按照预设采样点进行组帧，获取与预设路数相同数量的数据帧；在每路数据帧间添加与数据帧长度相同的保护间隔，按照每路目标音频数据的获取顺序，获取目标数据流；根据音频压缩算法，对数据流进行压缩。通过将多路音频数据分别组帧，在每帧间设置保护间隔，从而将多路音频数据组成数据流，从而实现数据流的压缩，实现了对多路音频数据的单路处理，使得一片DSP芯片可以处理多路音频数据。

实施例

基于一个总的发明构思，本发明实施例还提供一种音频数据处理器。

图3为本发明实施例提供的一种音频数据处理器的结构示意图。

请参阅图3，本发明实施例提供的音频数据处理器A，可以包括：主控处理单元A1和压缩编码处理单元A2。

其中，主控处理单元A1，用于获取预设路数的目标音频数据；分别将每路目标音频数据按照预设采样点进行组帧，获取与预设路数相同的数据帧；在每路数据帧间添加与采样点相同的保护间隔，按照每路目标音频数据的获取顺序，获取目标数据流；压缩编码处理单元A2，用于根据音频压缩算法，对数据流进行压缩。

在一个具体的实施例中，音频数据处理器可以为DSP处理器，DSP处理器分为主控DSP处理器和压缩编码处理器。压缩编码处理器完成音频数据流的MP3编码。一片DSP处理器可运行一路压缩算法，MP3压缩算法在码率为32kbps以上时，是按照1152个原始音频数据组帧压缩。数据采样率为48kHz，即数据帧周期为1152×(1/48000)＝24ms。由于DSP处理器运行速度快，主频可达到500MHz，完成一路压缩所需时间小于1ms。如果一片DSP处理器只完成1路音频数据压缩，那么对多路音频数据进行压缩时，例如18路音频压缩则需要18片DSP处理器，会造成资源的浪费。

为了使得一个DSP实现多个音频压缩程序同时运行，尤其是对多个MP3压缩程序，充分利用存储器资源，可以将多路原始音频数据按次序组成一组数据流，相邻两个音频数据帧之间增加数据保护间隔，则可以用一片DSP处理器实现多路压缩，具体组织格式参见图2。即将6路原始需要压缩的数据先按照1152个连续数据点组帧，每2路数据帧之间增加1152个0，一共6路原始数据按上图方式组织成数据流。此数据流按照常规MP3压缩算法进行压缩上传，这样一片DSP处理器就实现了6路原始数据的压缩。

关于上述实施例中的装置，其中各个单元执行操作的具体方式已经在有关该方法的实施例中进行了详细描述，可进行相互参考，对方法此处将不做详细阐述说明。

本发明实施例提供的音频数据处理器，包括：主控处理单元和压缩编码处理单元；主控处理单元，用于获取预设路数的目标音频数据；分别将每路目标音频数据按照预设采样点进行组帧，获取与预设路数相同的数据帧；在每路数据帧间添加与采样点相同的保护间隔，按照每路目标音频数据的获取顺序，获取目标数据流；压缩编码处理单元，用于根据音频压缩算法，对数据流进行压缩。通过将多路音频数据分别组帧，在每帧间设置保护间隔，从而将多路音频数据组成数据流，从而实现数据流的压缩，实现了对多路音频数据的单路处理，使得一片DSP芯片可以处理多路音频数据。

实施例：

基于一个总的发明构思，本发明实施例还提供一种音频监测装置。

图4为本发明实施例提供的一种音频监测装置的结构示意图。

请参阅图4，本发明实施例提供的音频监测装置，可以包括：可编程模块41、数据处理模块42和上位机模块43。

其中，可编程模块41，用于对音频监测过程中的数据匹配对应的数据交互接口；数据处理模块42，用于按照上述实施例记载的音频数据处理方法将原始音频数据进行压缩，并将压缩后的数据打包，通过数据交互接口上传至上位机；上位机模块43，用于接收打包后的数据，并将数据按照预设规则解压和存储。

例如，在本发明实施例中，可编程模块41可以采用FPGA芯片，FPGA(FieldProgrammable Gate Array，现场可编程逻辑门阵列)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA可以对音频数据接口设计、数据缓存、液晶显示控制等。其中，音频数据接口，可以采用AES3(AdvancedEncryption Standard，高级加密标准)，以实现数据的传输。

作为一可选实施例，数据处理模块42，可以包括：主控数据处理单元421和至少一个压缩数据处理单元422。其中，压缩数据处理单元422，用于按照上述实施例记载的音频数据处理方法，将原始音频数据进行压缩，并将压缩后的数据发送至主控数据处理单元421。主控数据处理单元421，用于接收压缩后的数据，并将其打包上传至上位机模块43。

例如，数据处理模块，可以选用4片DSP芯片，其中，主控数据处理单元421包括主DSP芯片，剩余3片DSP芯片分别作为压缩数据处理单元422对数据进行压缩处理。

图5为本发明实施例提供的数据处理模块电路工作原理图。

请参阅图5，主数据处理单元为DSP0，3片压缩数据处理单元422分别为DSP1、DSP2和DSP3，DSP0分别和DSP1、DSP2和DSP3相连。其中，DSP0-DSP3芯片均选用ADSPBF533SBST400芯片，如图所示，对4个芯片的各个引脚进行标号，其中，DSP0的引脚98-引脚116为引脚DATA15-DATA0，DSP0的引脚4-引脚5、引脚11、引脚58-引脚76、引脚21-引脚26、引脚119-引脚120、引脚77-引脚79均断开。DSP0的引脚1-引脚3、引脚7-引脚9、引脚15、引脚19、引脚30、引脚39-引脚44、引脚56、引脚70、引脚88-引脚92、引脚97、引脚106、引脚117、引脚128-引脚133、引脚144、引脚155、引脚170、引脚174-引脚176、引脚17、引脚14均接地。DSP0的引脚163和引脚162分别通过电阻R43、电阻R47连接DSP_IO+3.3V电压，优选地，R43、R47阻值为10K欧姆。DSP0的引脚95、引脚96、引脚6、引脚12、引脚20、引脚31、引脚45、引脚57、引脚71、引脚93、引脚107、引脚118、引脚134、引脚145、引脚156、引脚171均接DSP_IO+3.3V电压；DSP0芯片的引脚25、引脚52、引脚66、引脚80、引脚111、引脚143、引脚157、引脚168分别接DSP_INT+1.2V电压。DSP0的引脚10连接可调电阻R30。其中，DSP_IO+3.3V电压处并联C13-C17，其中，C13优选为10uF,C14-C17优选为0.01uF，C13-C17接地。DSP_INT+1.2V电压处并联C20-C24，其中，C20优选为10uF,C21-C24优选为0.01uF，C20-C24接地。

而DSP1芯片的引脚86通过电阻R40连接DSP0芯片的TD0引脚，DSP2芯片的引脚86通过电阻R67连接DSP1芯片的TD0引脚，DSP3芯片的引脚86通过电阻R68连接DSP2芯片的TD0引脚。在DSP1芯片中，DSP_IO+3.3V电压处并联C18-C19，其中，C18优选为10uF,C19优选为0.01uF，C18-C19接地。DSP_INT+1.2V电压处并联C25-C26，其中，C25优选为10uF,C26优选为0.01uF，C25-C26接地。在DSP2芯片中，DSP_IO+3.3V电压处并联C27-C28，其中，C27优选为10uF,C28优选为0.01uF，C27-C28接地。DSP_INT+1.2V电压处并联C31-C32，其中，C31优选为10uF,C32优选为0.01uF，C31-C32接地。在DSP3芯片中，DSP_IO+3.3V电压处并联C29-C30，其中，C29优选为10uF,C30优选为0.01uF，C29-C30接地。DSP_INT+1.2V电压处并联C33-C34，其中，C33优选为10uF,C34优选为0.01uF，C33-C34接地。

其中，DSP1-DSP3芯片的其他引脚连接可参照上述DSP0芯片的其他引脚连接，此处不再一一赘述。在图5中，DSP0模块代表DSP0芯片，DSP1模块代表DSP1芯片，DSP2模块代表DSP2芯片，DSP3模块代表DSP3芯片。

可选地，主控数据处理单元421，还用于：接收上位机的控制指令，根据控制指令执行对应的操作，控制指令，包括：压缩率选择、监听路数选择、监听道路设置或地址设置中的至少一种。

例如，主控DSP芯片可以接收上位机模块发送的控制指令，从而选择数据压缩率，使得压缩数据处理DSP芯片按照设置的压缩率进行压缩。还可以根据控制指令，选择监听道路或者监听路数，即监听的通道或者监听通道的通道数，对监听通道进行设置，例如，可以设置监听道路为某一路的音频数据。还可以设置监听地址。

可选地，本发明实施例提供的音频监测装置，还可以包括：解码模块44。解码模块44，用于接收多路模拟信号数据，并将多路模拟信号数据解码为数字格式数据；可编程模块41，还用于：将串行声道的数字格式数据转换为并行数据。可选地，本发明实施例提供的音频监测装置，还包括：数据处理接口模块45；数据处理接口模块45，包括双端口存储器，用于对数字音频的数据进行缓存，并将数据发送至数据处理模块。可选地，本发明实施例提供的音频监测装置中，数据处理接口模块，具体用于采用乒乓方式将数据发送至数据处理模块。

例如，在一个具体的实现过程中，解码模块44可以选用解码板，解码板上可以设置解码芯片，优选地，解码芯片可以选用CS8416，依旧与上述实施例中的列举相适应，FPGA与IIS(Internet Information Server)接口主要为FPGA提供3.072M位时钟和48K帧时钟到解码子板，共8路，同时FPGA接收解码芯片CS8416解成PCM码流信号可提供16路。FPGA将16路串行数据流进行并行转换后分别缓存在内部双口RAM中交换给DSP。同时FPGA将补码格式的PCM码流进行求模运算，在规定计时周期内(可通过软件配置周期)比较缓存数据最大值。具体接口时序关系参考CS8416数据手册，此处不做一一赘述。

可选地，本发明实施例提供的音频监测装置，还包括：显示模块46；显示模块46连接上位机模块，用于显示上位机模块接收的数据内容、解压的数据或存储的数据中的至少一种。可编程模块41，还用于对显示模块的显示内容进行选择。

例如，显示模块46可以为液晶屏，可以用于显示整个音频监测过程中，数据的交互和处理过程，例如，可以显示音频压缩后的压缩包等。FPGA可以对显示内容进行选择。

本发明实施例提供的音频监测装置，包括：可编程模块、数据处理模块和上位机模块；其中，可编程模块，用于对音频监测过程中的数据匹配对应的数据交互接口；数据处理模块，用于按照上述实施例记载的音频数据处理方法将原始音频数据进行压缩，并将压缩后的数据打包，通过数据交互接口上传至上位机模块；上位机模块，用于接收打包后的数据，并将数据按照预设规则解压和存储。通过数据处理模块实现对采集到音频的压缩打包，压缩打包过程中通过将多路音频数据分别组帧，在每帧间设置保护间隔，从而将多路音频数据组成数据流，从而实现数据流的压缩，实现了对多路音频数据的单路处理，使得一片DSP芯片可以处理多路音频数据。从而传递至上位机模块，上位机模块对打包后的数据进行解压，从而实现了监听过程。

实施例

基于一个总的发明构思，本发明实施例还提供一种音频监测设备。

图6为本发明实施例提供的一种音频监测设备的结构示意图。

请参阅图6，本发明实施例提供的一种音频监测设备，包括：处理器61，以及与处理器61相连接的存储器62；存储器62用于存储计算机程序；处理器61用于调用计算机程序执行如下步骤：

步骤S61、对音频监测过程中的数据匹配对应的数据交互接口；

步骤S62、按照上述实施例记载的音频数据处理方法将原始音频数据进行压缩，并将压缩后的数据打包，通过数据交互接口上传至上位机模块；

步骤S63、接收打包后的数据，并将数据按照预设规则解压和存储。

其中，步骤S61-步骤S63的具体过程，在上述实施例记载的音频监测装置的介绍中已经进行了详细说明，此处不做赘述，可参考上述装置的介绍。

本发明提供的音频监测设备的具体工作原理，可以介绍为如下：

当模拟音频/数字音频输入到设备后，首先由模拟/数字接口板转换成统一的数据格式。再由控制板进行压缩，通过网口发送到服务器。

模拟/数字接口板采用卡农平衡输入，使用专业音频ADC芯片，将模拟/模拟音频转化为数字信号发送给控制板。控制板采用4块DSP和FPGA对信号进行处理。由于采集的音频路数较多，由单一芯片进行压缩很难满足对性能的需求，所以采用3块DSP分别压缩。使用FPGA对信号进行分配，平衡每块DSP的负载。余下的第4块DSP负责接收3块DSP压缩后的数据，控制网口将数据发送到服务器。压缩算法采用MP3算法，可以最大限度的降低数据量，并且保证音质。并且MP3算法通用性较高，在服务器端可以更方便处理。

控制板对输入的9个通道的IIS数据进行数据处理，计算出每路一段时间(100MS)内的峰值。所有实时音频数据经过压缩编码，打包成网络数据通过UDP协议上传。能够通过上位机软件修改设备IP地址、端口号、目标PC机IP地址、目标PC机端口号。有复位键能恢复默认设置。

控制板电路主要由FPGA、DSP、DAC、DC/DC等芯片组成。利用DSP技术实现多通道语音信号的MP3压缩编码，组帧后经过以太网实现数据的远程传输。设备具备成本低，单板实现多通道音频数据传递。

处理板卡含4片低成本定点DSP处理器，包含1片主控DSP和3片压缩编码DSP处理器。其中每片压缩编码DSP处理器可完成6路数字音频的MP3压缩编码，3片DSP实现18路数字音频的压缩编码传输。主控DSP实现18路压缩数据的组帧，网络的传输控制，液晶显示控制等功能。

为了降低成本，控制板电路设计尽量选择符合使用要求的低成本芯片。

图7为本发明实施例提供的硬件模块的组成示意图。

请参阅图7，各部分的主要功能为：

(1)FPGA芯片功能：FPGA主要功能为接收解码板IIS数据，完成串并转换，并将18路音频数据分成4组送3组DSP处理器完成压缩编码。FPGA对输入的9个通道的IIS数据进行数据处理，计算出每路一段时间内的峰值。FPGA接收压缩编码后数据组帧后送以太网上传。FPGA通过I2C-FLASH实现系统配置信息的固态存储。FPGA通过串口连接液晶显示器，可以实现系统信息的显示。FPGA可选择18路音频数据中的任意一路进行DAC转换后输出，通过有源音箱可实现音频数据的本地实时监听。根据上述功能的需求，要求FPGA具备一定数据缓存功能和控制功能，可以采用嵌入式MicroBlaze处理器方式实现。为了控制成本，可以选用Xilinx公司的Spartan-6系列的FPGA。

(2)DSP处理模块主要功能：DSP处理器主要完成接收的音频数据的MP3压缩编码处理，由于需要对18路信号进行压缩，考虑到算法的实时性和成熟性，拟采用ADI公司的BF533SBBZ500。考虑有一定的设计冗余，采用4片DSP，根据实测结果压缩18路音频需要3片DSP芯片。第四块DSP芯片完成网络数据打包功能，利用冗余算法解决通道间音频串扰问题。

(3)以太网模块：以太网模块主要完成编码数据的上传和接收控制、配置信息。拟采用高集成度的工业经以太网芯片W5300，可实现UDP等网路传输协议，同时支持设备IP地址、端口号、目标PC机IP地址、目标PC机端口号等配置信息的修改。

(4)数模转换器：数模转换器模块实现一路音频数据的模拟转换输出。可以采用AD1852等芯片直接实现IIC数据流的转换输出。AD1852支持24bit，48K的数据转换输出。

(5)时钟、电源模块：控制电路板(即图7所示的整个集成电路板)采用板内晶体振荡器为基准时钟源，送FPGA锁相环路产生各个数字模块所需的时钟:主时钟：MCLKxx＝12.288M；位时钟：SCLKxx＝3.072M；帧时钟：LRCKxx＝48K。由于系统的采样率为48K，因此基准时钟频率可以采用24M或48M的晶体振荡器。电源模块为将控制板提供的各个芯片所需的电压，由多种DC/DC芯片PTH08T240WAD组成。提供的电压有3.3V和1.2V供FPGA、DSP、W5300等芯片使用，为了方便调试用电感将各个模块的电源分开。控制电路板布局在一块55mm×160mm电路板上，采用8层PCB设计。

控制板软件设计如下：

控制板的软件设计包括FPGA和DSP两部分，其中FPGA软件主要包括IIS接口模块、以太网接口控制模块、I2C-FLASH控制模块、FPGA-DSP接口控制模块、数模转换器接口控制模块，串口液晶显示接口模块等。DSP软件主要功能实现MP3压缩编码，接收FPGA提供的48K-24bit的原始音频数据，按照指定压缩率实现MP3数据流，通过双口RAM将压缩数据流送FPGA，再经过以太网送上位机等功能。

(1)FPGA软件：

FPGA开发拟采用ISE14.7开发，编程语言为Verilog。FPGA与IIS接口主要为FPGA提供3.072M位时钟和48K帧时钟到解码子板，共8路，同时FPGA接收解码芯片CS8416解成PCM码流信号可提供16路。FPGA将16路串行数据流进行并行转换后分别缓存在内部双口RAM中交换给DSP。同时FPGA将补码格式的PCM码流进行求模运算，在规定计时周期内(可通过软件配置周期)比较缓存数据最大值。具体接口时序关系参考CS8416数据手册。FPGA内部构建MicroBlaze处理器实现以太网的控制，包括以太网控制器的初始化、工作模式控制，数据接收、发送、组帧操作。MicroBlaze处理器读取DSP处理器的编码数据、16路PCM码流缓存数据最大值，按照一定组帧格式(待定)组帧后以UDP方式向指定上位机传输。

MicroBlaze处理器接收从以太网得到的配置信息，通过I2C接收将配置信息固化到I2C-FLASH，具体接口时序关系参考I2C-FLASH数据手册。MicroBlaze处理器还可以通过串口实现液晶显示器的控制，将系统所需显示的信息输出。串口速率一般为115200。FPGA-DSP接口采用双口RAM实现数据交换，在FPGA内实现总线接口时序。FPAG采用IIS接口输出音频数据到数模转换器，具体时序图参考AD1852器件手册相关说明。

图8为本发明实施例提供的FPGA程序结构模型。

请参阅图8，AES3模块将串行双声道音频数据转换为并行数据，数据率为48K，16bit分辨率，一共18路。DAC控制模块可以根据设置选择一路音频数据送DAC转换器，形成模拟音频输出。DSP数据接口模块采用双端口RAM结构，实现18路数字音频的数据缓存，将数据送DSP处理器。18路数字音频分为3组，每组6路，分别送一个DSP处理器。由于MP3压缩帧，一帧需要1152个采样值，为了保证数据的一致性，设计双端口RAM容量为2304，采用乒乓方式实现数据向DSP传递。FPGA软件构建了MicroBlaze处理器实现液晶显示的控制。液晶显示器采用RS232协议。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

可以理解的是，上述各实施例中相同或相似部分可以相互参考，在一些实施例中未详细说明的内容可以参见其他实施例中相同或相似的内容。

需要说明的是，在本发明的描述中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是指至少两个。

流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。

本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。

上述提到的存储介质可以是只读存储器，磁盘或光盘等。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种音频数据处理方法，其特征在于，包括：

获取预设路数的目标音频数据；

分别将每路所述目标音频数据按照预设采样点进行组帧，获取与所述预设路数相同数量的数据帧；

在每路所述数据帧间添加与所述数据帧长度相同的保护间隔，按照每路所述目标音频数据的获取顺序，获取目标数据流；

根据音频压缩算法，对所述目标数据流进行压缩。

2.一种音频数据处理器，其特征在于，包括：主控处理单元和压缩编码处理单元；

所述主控处理单元，用于获取预设路数的目标音频数据；分别将每路所述目标音频数据按照预设采样点进行组帧，获取与所述预设路数相同的数据帧；在每路所述数据帧间添加与所述采样点相同的保护间隔，按照每路所述目标音频数据的获取顺序，获取目标数据流；

所述压缩编码处理单元，用于根据音频压缩算法，对所述目标数据流进行压缩。

3.一种音频监测装置，其特征在于，包括：可编程模块、数据处理模块和上位机模块；

其中，所述可编程模块，用于对音频监测过程中的数据匹配对应的数据交互接口；

所述数据处理模块，用于按照权利要求1所述的音频数据处理方法将原始音频数据进行压缩，并将压缩后的数据打包，通过所述数据交互接口上传至所述上位机模块；

所述上位机模块，用于接收打包后的数据，并将所述数据按照预设规则解压和存储。

4.根据权利要求3所述装置，其特征在于，所述数据处理模块，包括：主控数据处理单元和至少一个压缩数据处理单元；

其中，所述压缩数据处理单元，用于按照权利要求1所述的音频数据处理方法，将原始音频数据进行压缩，并将压缩后的数据发送至所述主控数据处理单元；

所述主控数据处理单元，用于接收所述压缩后的数据，并将其打包上传至所述上位机模块。

5.根据权利要求4所述的装置，其特征在于，所述主控数据处理单元，还用于：接收所述上位机模块的控制指令，根据所述控制指令执行对应的操作，所述控制指令，包括：压缩率选择、监听路数选择、监听道路设置或地址设置中的至少一种。

6.根据权利要求3所述的装置，其特征在于，还包括：解码模块；

所述解码模块，用于接收多路模拟信号数据，并将所述多路模拟信号数据解码为数字格式数据；

所述可编程模块，还用于：将串行声道的所述数字格式数据转换为并行数据。

7.根据权利要求3所述的装置，其特征在于，还包括：数据处理接口模块；

所述数据处理接口模块，包括双端口存储器，用于对数字音频的数据进行缓存，并将所述数据发送至所述数据处理模块。

8.根据权利要求7所述装置，其特征在于，所述数据处理接口模块，具体用于采用乒乓方式将所述数据发送至所述数据处理模块。

9.根据权利要求3所述的装置，其特征在于，还包括：显示模块；

所述显示模块连接所述上位机模块，用于显示所述上位机模块接收的数据内容、解压的数据或存储的数据中的至少一种；

所述可编程模块，还用于对所述显示模块的显示内容进行选择。

10.一种音频监测设备，其特征在于，包括：处理器，以及与所述处理器相连接的存储器；

所述存储器用于存储计算机程序；

所述处理器用于调用所述计算机程序执行如下步骤：

对音频监测过程中的数据匹配对应的数据交互接口；

按照权利要求1所述的音频数据处理方法将原始音频数据进行压缩，并将压缩后的数据打包，通过所述数据交互接口上传至上位机模块；

接收打包后的数据，并将所述数据按照预设规则解压和存储。

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