CN110870075A - 具有保护环的mos器件 - Google Patents

具有保护环的mos器件 Download PDF

Info

Publication number
CN110870075A
CN110870075A CN201880046031.7A CN201880046031A CN110870075A CN 110870075 A CN110870075 A CN 110870075A CN 201880046031 A CN201880046031 A CN 201880046031A CN 110870075 A CN110870075 A CN 110870075A
Authority
CN
China
Prior art keywords
mos
layer
guard ring
interconnect
cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201880046031.7A
Other languages
English (en)
Inventor
陆叶
岳云
P·康卡帕卡
杨斌
陈全兴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN110870075A publication Critical patent/CN110870075A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/93—Variable capacitance diodes, e.g. varactors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种用于射频(RF)应用的金属氧化物半导体(MOS)器件可以包括保护环。保护环可以围绕该MOS器件和至少一个其他MOS器件。MOS器件还可以包括通过层级零互连和过孔耦合到第一互连层的层级零接触层。第一互连层可以用于到MOS器件的布线。

Description

具有保护环的MOS器件
相关申请的交叉引用
本申请要求于2017年7月18日提交的标题为“ENHANCED ACTIVE AND PASSIVEDEVICES FOR RADIO FREQUENCY(RF)PROCESS AND DESIGN TECHNOLOGY”的美国临时专利申请No.62/534,154的权益，其全部内容通过引用明确地并入本文。
技术领域
本公开的各方面涉及半导体器件的设计，并且更具体地涉及设计有源和无源射频(RF)器件。
背景技术
互连层通常用于将集成电路上的不同器件连接在一起。随着集成电路变得越来越复杂，更多的互连层被用于在不同器件之间提供电连接。最近，由于现在在现代电子设备中互连的大量晶体管，用于电路装置的互连层级的数目已经大大增加。用于支持增加数目的晶体管的增加数目的互连层级涉及更错综复杂的工艺。
用于在较低的工序后端(BEOL)互连层处连接射频(RF)器件的互连层向RF设计者提供了设计灵活性。移动RF收发器的设计可以包括将电压控制电容和/或可调电容器(例如，变容二极管)用于高级RF应用。例如，可调电容器可以在高级RF应用的RF电路中提供阻抗匹配。另外，半导体器件(例如，场效应晶体管(FET))在RF设计中也很重要。不幸的是，这些半导体器件的配置基于传统的固定p单元方法。
参数化数据单元(例如，p单元)是具有取决于一个或多个参数的可变结构的电路组件。可以通过电子设计自动化(EDA)软件基于一个或多个参数的值来自动生成p单元。例如，用户可以创建晶体管p单元。一旦创建，就可以使用各种长度和宽度来限定晶体管p单元的不同实例，以形成各种晶体管。
不幸的是，常规的数字p单元针对数字逻辑设计、而不是针对RF器件的RF设计被优化。这些常规的数字p单元可能不包括适合于原理图RF模型仿真的RF参数。结果，原理图与布局设计之间会出现显著的设计差距，这增加了RF器件的设计周期。另外，这些常规的数字p单元可能不支持保护环，而保护环对于RF设计很重要。
RF p单元可用于RF设计。不幸的是，常规的RF p单元通常不提供对较低BEOL互连层的访问。相比之下，数字p单元可以提供对较低BEOL互连层的某些访问。因此，当使用常规RF p单元时，RF设计者失去在较低BEOL互连层处连接器件的设计灵活性。
发明内容
一种用于射频(RF)应用的金属氧化物半导体(MOS)器件可以包括保护环。保护环可以围绕该MOS器件和至少一个其他MOS器件。MOS器件还可以包括通过层级零互连和过孔耦合到第一互连层的层级零接触层。第一互连层可以用于到MOS器件的布线。
一种用于射频(RF)设计的金属氧化物半导体(MOS)p单元器件可以包括可配置的保护环。可配置的保护环可以围绕多个MOS器件。MOS p单元器件还可以包括RF寄生元件的模型。MOS p单元器件还可以包括通过层级零互连和过孔耦合到第一互连层的层级零接触层。第一互连层可以用于到MOS器件的布线。
一种制造用于射频(RF)应用的金属氧化物半导体(MOS)器件的方法可以包括制造层级零接触层。该方法还可以包括通过层级零互连和过孔将层级零接触层耦合到第一互连层。该方法还可以包括制造保护环，以围绕该MOS器件和至少一个其他MOS器件。
一种非暂态计算机可读介质可以包括被记录在其上的、用于射频(RF)器件的设计的程序代码。程序代码可以由处理器执行。程序代码可以生成围绕多个MOS器件的可配置的保护环。程序代码还可以生成RF寄生元件的模型。程序代码可以实现通过层级零互连和过孔将层级零接触层耦合到第一互连层。第一互连层可以用于到RF器件的布线。
下面将描述本公开的附加特征和优点。本领域技术人员应当理解，本公开可以容易地用作修改或设计用于实现本公开的相同目的的其他结构的基础。本领域技术人员还应当认识到，这种等效构造没有脱离所附权利要求中阐述的本公开的教导。当结合附图考虑时，从以下描述将更好地理解被认为是本公开的特性的新颖特征，关于其组织和操作方法两者、以及其他目的和优点。然而，应当清楚地理解，每个附图被提供仅用于说明和描述的目的，并不旨在作为本公开的范围的限定。
附图说明
为了更完整地理解本公开，现在参考结合附图给出的以下描述。
图1是采用双信器(diplexer)用于芯片组以提供载波聚合的射频(RF)前端模块和WiFi模块的原理图。
图2示出了裸片的截面图。
图3A示出了金属氧化物半导体场效应晶体管(MOSFET)器件的截面图。
图3B示出了鳍式场效应晶体管(FinFET)。
图4示出了互补金属氧化物半导体(CMOS)变容二极管。
图5A示出了常规的射频(RF)金属氧化物半导体(MOS)可变电容器(RF MosVar)的原理性布局。
图5B示出了图5A的RF MosVar的截面图。
图5C示出了常规的基带(BB)金属氧化物半导体(MOS)可变电容器(BB MosVar)的原理性布局。
图5D示出了图5C的BB MosVar的截面图。
图6A示出了常规的射频(RF)场效应晶体管(FET)的原理性布局。
图6B示出了图6A的RF FET的截面图。
图6C示出了常规的基带(BB)场效应晶体管(FET)的原理性布局。
图6D示出了图6C的BB FET的截面图。
图7A示出了根据本公开的方面的改进的基带(BB+)金属氧化物半导体(MOS)可变电容器(BB+MosVar)的原理性布局。
图7B示出了根据本公开的方面的图7A的BB+MosVar的截面图。
图8A示出了根据本公开的方面的改进的基带(BB+)场效应晶体管(FET)的原理性布局。
图8B示出了根据本公开的方面的图8A的BB+FET的截面图。
图9示出了根据本公开的方面的射频(RF)寄生元件的原理性模型。
图10示出了根据本公开的方面的用于制造金属氧化物半导体(MOS)器件的方法。
图11是示出示例性无线通信系统的框图，其中可以有利地采用本公开的方面。
图12是示出根据一种配置的、用于基于鳍的结构的电路、布局和逻辑设计的设计工作站的框图。
具体实施方式
以下结合附图阐述的详细描述旨在作为各种配置的描述，而非旨在表示可以实践本文中描述的概念的仅有配置。出于提供对各种概念的透彻理解的目的，详细描述包括具体细节。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些实例中，以框图形式示出了公知的结构和组件，以避免模糊这样的概念。
如本文所述，术语“和/或”的使用旨在表示“包括性的或”，并且术语“或”的使用旨在表示“排他性的或”。如本文所述，在整个本说明书中使用的术语“示例性”是指“用作示例、实例或说明”，并且不必一定被解释为比其他示例性配置优选或有利。在整个本说明书中使用的术语“耦合”是指“连接，无论直接地还是通过中间连接(例如，开关)间接地，无论是电连接、机械连接还是以其他方式连接”，并且不必限于物理连接。另外，连接可以使得对象被永久地连接或者可释放地连接。连接可以通过开关。如本文所述，在整个本说明书中使用的术语“接近”是指“相邻、很近、在旁边或靠近”。如本文所述，在整个本说明书中使用的术语“在……上”在某些配置中是指“直接在……上”，并且在其他配置中是指“间接在……上”。
互补金属氧化物半导体(CMOS)制造工艺通常被划分为三个部分：工序前端(FEOL)、工序中间(MOL)和工序后端(BEOL)。工序前端工艺包括晶片制备、隔离、阱形成、栅极图案化、间隔物、和掺杂剂注入。工序中间工艺包括栅极和端子接触形成。工序后端工艺包括形成用于耦合到FEOL器件的互连和介电层。
互连层通常用于将集成电路上的不同器件连接在一起。随着集成电路变得越来越复杂，更多的互连层提供器件之间的电连接。最近，由于现在在现代电子设备中互连的大量晶体管，用于电路装置的互连层级的数目已经大大增加。用于支持增加数目的晶体管的增加数目的互连层级涉及更错综复杂的工艺。
用于在较低的工序后端(BEOL)互连层处连接射频(RF)器件的互连层向RF设计者提供了设计灵活性。例如，移动RF收发器的设计可以包括将电压控制电容和/或可调电容器(例如，变容二极管)用于高级RF应用。此外，诸如场效应晶体管(FET)的半导体器件在RF设计中也很重要。
半导体器件(包括但不限于基带(BB)MOS(金属氧化物半导体)变容二极管(BBMosVar)、基带(BB)MOS(金属氧化物半导体)场效应晶体管(FET)(BB FET)、RF MOS FET(RFFET)和RF MOS变容二极管(RF MosVar)和其他数字芯片)在RF设计中很重要。不幸的是，这些半导体器件的配置基于传统的固定p单元方法。
例如，常规的BB器件无法实现RF设计增强。那是因为，它们的配置基于对逻辑设计的优先考虑，并且省略了适合于RF原理图仿真的RF组件。因此，BB MosVar和BB FET器件的模型不包括用于原理图仿真的RF组件。这些器件也没有保护环。
另外，RF MosVar p单元被向下表征到第二BEOL互连层级(例如，金属2(M2))，并且RF FET器件被向下表征到第四BEOL互连层级(例如，金属4(C4))。因此，在M2层级(或C4层级)下方的布线不可用，因为器件参数未在M2(或C4)下方被表征。结果，设计者只可以从M2(C4)层级开始对器件进行设计和布线。不能够改变在M2层级(例如，金属1(M1)或金属零(M0)(或者对于FET器件为C4)下方的互连布线和设计，这导致设计不灵活。
因此，期望组合BB器件和RF p单元两者的优点，以提供RF仿真能力、以及RF设计者的灵活的设计选择。
本公开的方面通过提供用于RF设计的MOS变容二极管和MOSFET来解决这些问题。例如，用于MOS变容二极管和MOSFET的p单元包括保护环和RF寄生元件。这实现了设计灵活性，以在较低互连层级处连接器件，并且实现了通过保护环对器件的保护。此外，较低层级的表征有助于减小原理图和布局仿真差距，从而缩短RF设计周期。
优点包括通过包括RF寄生元件的模型来提高RF模型仿真设计的准确性。另一优点包括p单元的设计简便性(因为直到M2层都没有p单元约束)以及芯片布局设计的灵活性(使得芯片面积减小)。附加优点包括显著减少了原理图和布局设计之间的差距，这因此缩短了设计周期，以便更快的设计成功。
应当理解，除非另外说明，否则术语“层”包括膜，并且不应当被解释为指示垂直或水平厚度。如本文中描述的，术语“衬底”可以指代切块晶片的衬底，或者可以指代未切块晶片的衬底。类似地，术语晶片和裸片可以互换使用。如本文所述，术语“p单元”和“器件”可以互换使用。
本公开的方面提供了用于射频(RF)应用的金属氧化物半导体(MOS)器件。MOS器件可以包括保护环，保护环用于围绕该MOS器件和至少一个其他MOS器件。MOS器件还可以包括层级零接触层，层级零接触层通过层级零互连和过孔耦合到第一互连层。第一互连层可以用于到MOS器件的布线。
根据本公开的附加方面，用于RF设计的MOS p单元器件包括用于围绕多个MOS器件的可配置的保护环。p单元器件还可以包括RF寄生元件的模型和层级零接触层，层级零接触层通过层级零互连和过孔耦合到第一互连层。第一互连层可以用于到MOS器件的布线。例如，零互连层可以耦合到MOS器件的栅极和漏极。
图1是包括有源和无源射频(RF)器件的无线设备100(例如，蜂窝电话或智能电话)的原理图。无线设备100具有用于芯片组110的无线局域网(WLAN)(例如，WiFi)模块150和RF前端模块170。WiFi模块150包括第一双信器160，第一双信器160将天线162可通信地耦合到无线局域网模块(例如，WLAN模块152)。RF前端模块170包括第二双信器190，第二双信器190通过双工器180(DUP)将天线192可通信地耦合到无线收发器120(WTR)。RF开关172将第二双信器190可通信地耦合到双工器180。
无线收发器120和WiFi模块150的WLAN模块152耦合到调制解调器(MSM，例如基带调制解调器)130，电源102通过功率管理集成电路(PMIC)140给调制解调器130供电。芯片组110还包括电容器112和114、以及电感器116以提供信号完整性。PMIC 140、调制解调器130、无线收发器120和WLAN模块152各自包括电容器(例如，142、132、122和154)，并且根据时钟118来操作。芯片组110中的各种电感器和电容器组件的几何形状和布置可以减少组件之间的电磁耦合。
图2示出了裸片200的截面图。在裸片200中，可以存在衬底201，该衬底201可以是半导体材料和/或可以用作电子器件的机械支撑。衬底201可以是掺杂的半导体衬底，其具有存在于整个衬底201中的电子(指定的N沟道)或空穴(指定的P沟道)电荷载流子。随后用电荷载流子离子/原子对衬底201进行掺杂可以改变衬底201的电荷承载能力。
在衬底201(例如，半导体衬底)内，可以存在场效应晶体管(FET)的阱202和204，或者阱202和/或204可以是鳍结构化FET(FinFET)的鳍结构。取决于阱202和/或204的结构和其他特性、以及衬底201的周围结构，阱202和/或204也可以是其他器件(例如，电阻器、电容器、二极管或其他电子器件)。
衬底201还可以具有阱206和阱208。阱208可以完全在阱206内，并且在某些情况下，可以形成双极结型晶体管(BJT)。阱206还可以用作隔离阱，以将阱208与裸片200内的电场和/或磁场隔离。
层(例如，210到214)可以被添加到裸片200。层210可以是例如氧化物或绝缘层，其可以将阱(例如，202-208)彼此隔离、或将阱(例如，202-208)与裸片106上的其他器件隔离。在这种情况下，层210可以是二氧化硅、聚合物、介电层或另一电绝缘层。层210也可以是互连层，在这种情况下，它可以包括导电材料，诸如铜、钨、铝、合金、或其他导电或金属材料。
层212也可以是介电层或导电层，这取决于期望的器件特性和/或层(例如，210和214)的材料。层214可以是封装层，其可以保护层(例如，210和212)以及阱202-208和衬底201免受外力的影响。例如，而非通过限制的方式，层214可以是保护裸片200免受机械损坏的层，或者层214可以是保护裸片200免受电磁或辐射损坏的材料层。
在裸片200上设计的电子器件可以包括很多特征或结构组件。例如，裸片200可以暴露于很多方法，以将掺杂剂提供到衬底201、阱202-208以及(如果期望的话)层(例如，210-214)中。例如，而非通过限制的方式，裸片200可以暴露于离子注入、通过扩散工艺被驱动进入晶格的掺杂剂原子的沉积、化学气相沉积、外延生长或其他方法。通过层(例如，210-214)的部分的选择性生长、材料选择和去除，并且通过衬底201和阱202-208的选择性去除、材料选择和掺杂剂浓度，可以在本公开的范围内形成很多不同的结构和电子器件。
此外，可以通过各种工艺选择性地去除或添加衬底201、阱202-208和层(例如，210-214)。化学湿法蚀刻、化学机械平坦化(CMP)、等离子体蚀刻、光阻剂掩模、镶嵌工艺和其他方法可以创建本公开的结构和器件。
图3A示出了金属氧化物半导体场效应晶体管(MOSFET)器件300的截面图。MOSFET器件300可以具有四个输入端子。四个输入是源极302、栅极304、漏极306和本体。源极302和漏极306可以被制造为衬底301中的阱202和204，或者可以被制造为衬底301上方的区域，或者被制造为MOSFET器件300上的其他层的部分。这样的其他结构可以是从衬底301的表面突出的鳍或其他结构。此外，衬底301可以是裸片200上的衬底201，但是衬底301也可以是耦合到衬底201的层(例如，210-214)中的一个或多个。
MOSFET器件300是单极器件，因为仅由取决于MOSFET类型的一种类型的电荷载流子(例如，电子或空穴)产生电流。通过控制源极302与漏极306之间的沟道310中的电荷载流子的量，MOSFET器件300操作。电压Vsource 312被施加到源极302，电压Vgate 314被施加到栅极304，并且电压Vdrain 316被施加到漏极306。单独的电压Vsubstrate 318也可以被施加到衬底308，尽管电压Vsubstrate 318可以耦合到电压Vsource 312、电压Vgate 314或电压Vdrain 316之一。
为了控制沟道310中的电荷载流子，当栅极304累积电荷时，电压Vgate 314在沟道310中创建电场。与在栅极304上累积的电荷相反的电荷开始在沟道310中累积。栅极绝缘体320使在栅极304上累积的电荷与源极302、漏极306和沟道310绝缘。栅极304和沟道310与在它们之间的栅极绝缘体320一起创建电容器，并且随着电压Vgate314的增加，充当该电容器的一个板的栅极304上的电荷载流子开始累积。栅极304上的这种电荷累积将相反的电荷载流子吸引到沟道310中。最终，足够的电荷载流子累积在沟道310中，以在源极302与漏极306之间提供导电路径。这个条件可以称为打开FET的沟道。
通过改变电压Vsource 312和电压Vdrain 316、以及它们与电压Vgate 314的关系，打开沟道310的、施加到栅极304的电压量可以改变。例如，电压Vsource 312通常具有比电压Vdrain 316的电势更高的电势。使电压Vsource 312与电压Vdrain 316之间的电压差更大将改变用于打开沟道310的电压Vgate 314的量。此外，更大的电压差将改变使电荷载流子移动通过沟道310的电动势的量，从而创建通过沟道310的更大电流。
栅极绝缘体320的材料可以是氧化硅，或者可以是介电材料或具有与氧化硅不同的介电常数(k)的其他材料。此外，栅极绝缘体320可以是材料或不同材料层的组合。例如，栅极绝缘体320可以是氧化铝、氧化铪、氮氧化铪、氧化锆、或这些材料的叠层和/或合金。在不脱离本公开的范围的情况下，可以使用用于栅极绝缘体320的其他材料。
通过改变用于栅极绝缘体320的材料以及栅极绝缘体320的厚度(例如，栅极304与沟道310之间的距离)，用于打开沟道310的栅极304上的电荷量可以改变。还示出了符号322，符号322示出MOSFET器件300的端子。对于N沟道MOSFET(在沟道310中使用电子作为电荷载流子)，将箭头应用到符号322中的衬底308端子，该箭头指向远离栅极304端子。对于p型MOSFET(在沟道310中使用空穴作为电荷载流子)，将箭头应用到符号322中的衬底308端子，该箭头指向朝向栅极304端子。
栅极304也可以由不同的材料制成。在一些设计中，栅极304由多晶硅(polycrystalline silicon，也称为polysilicon或poly)制成，多晶硅是硅的导电形式。尽管在本文中被称为多晶硅(“poly”或“polysilicon”)，但是金属、合金或其他导电材料被认为是如本公开中描述的用于栅极304的适当的材料。
在一些MOSFET设计中，在栅极绝缘体320中可能期望高K值的材料，并且在这样的设计中，可以采用其他导电材料。例如，而非通过限制的方式，“高K金属栅极”设计可以将诸如铜的金属用于栅极304端子。尽管被称为“金属”，但是多晶材料、合金或其他导电材料被认为是如本公开中描述的用于栅极304的适当的材料。
为了互连到MOSFET器件300，或者为了互连到裸片200(图2)中的其他器件，使用互连迹线或层。这些互连迹线可以在层(例如，210-214)中的一个或多个层中，或者可以在裸片106的其他层中。较低的互连层(例如，在M4下方)可以可用于到金属氧化物半导体(MOS)器件的布线。
图3B示出了鳍结构化FET(FinFET)350，其以与关于图3A描述的MOSFET器件300类似的方式操作。然而，FinFET 350中的鳍360被生长或以其他方式耦合到衬底301。衬底301可以是半导体衬底或其他类似的支撑层，例如，包括氧化物层、氮化物层、金属氧化物层或硅层。鳍360包括源极302和漏极306。栅极304通过栅极绝缘体320设置在鳍360和衬底301上。FinFET晶体管是基于3D鳍的金属氧化物半导体场效应晶体管(MOSFET)。结果，FinFET350的物理尺寸可以小于图3A所示的MOSFET器件300的结构。
图4示出了互补金属氧化物半导体(CMOS)变容二极管400。代表性地，CMOS变容二极管400包括：作为金属绝缘体金属(MIM)电容器410的第二板414操作的栅极、作为介电层413操作的栅极氧化物层、和作为第一板412操作的本体。另外，第一掺杂区域416和第二掺杂区域418围绕第一板412(例如，本体)，以调制MIM电容器410的第一板412与第二极板414之间的距离，以提供可变电容。CMOS变容二极管400在背侧上由衬底402(例如，处理硅(Si))上的隔离层404(例如，掩埋氧化物层)支撑。在CMOS变容二极管400中，调制板宽度，以改变形成在电容器板之间的电场，从而调整第一板412与第二板414之间的距离。
如图4所示，根据输入节点415以及输出节点417和419，对第一板412进行调制，以改变形成在第一板412与第二板414之间的电场。MIM电容器410的电容通常由介电层413的厚度控制。但是，在CMOS变容二极管400中，根据输入节点415与输出节点417和419之间的反转和耗尽来调整电容，这有效地作为二极管操作。
用于在较低的工序后端(BEOL)互连层处连接射频(RF)器件的互连层向RF设计者提供了设计灵活性。例如，使用CMOS变容二极管400来设计移动RF收发器实现了用于高级RF应用的电压控制电容和/或可调电容器。另外，诸如MOSFET器件300以及FinFET 350的半导体器件在RF设计中也很重要。图5A-图5B中示出了用于在较低的BEOL互连层处连接无线电RF器件的互连层。不幸的是，这些RF器件的配置基于传统的固定参数化单元(p单元)方法。
图5A-图5B示出了常规RF MOS可变电容器(例如，RF MosVar500)的原理性布局和截面图。RF MosVar 500可以包括器件510和保护环550。器件510可以包括栅极(G)和漏极(D)。多个互连(例如，布线)层耦合到器件510的栅极和漏极中的每一者。另外，多晶硅接触(PC)层耦合到栅极。M1层通过过孔V0和沟槽互连(CB)耦合到PC层。M2层通过过孔V1耦合到M1层。另外，硅化钛(TS)层耦合到漏极。M1层通过过孔V0和沟槽互连(CA)耦合到TS层。M2层通过过孔V1耦合到M1层。
RF MosVar 500的表征是通过M2层限定的。也就是说，用于RFMosVar 500的互连/布线被固定成在M2开始。因此，RF设计者不能够修改M2层下方的RF MosVar 500的互连/布线。此外，RF MosVar500的原理性布局不包括用于原理图仿真和设计的RF组件，这进一步限制了RF MosVar 500的设计。
图5C-图5D示出了常规的基带(BB)MOS可变电容器(例如，BB MosVar 560)的原理性布局和截面图。BB MosVar 560包括具有栅极(G)和漏极(D)的器件570。类似地，多晶硅接触(PC)层耦合到栅极，并且M1层通过过孔V0和沟槽互连(CB)耦合到PC层。此外，硅化钛(TS)层耦合到漏极，并且M1层通过过孔V0和沟槽互连(CA)耦合到TS层。BB MosVar 560原理图仿真省略了在RF电路中指定的保护环。
BB MosVar 560的表征是通过M1层限定的。也就是说，用于BBMosVar 560的互连/布线被固定成在M1层开始。因此，RF设计者不能够修改M1层下方的BB MosVar 560的互连/布线。尽管BB MosVar560的原理性布局实现在M1层之后的互连/布线变化，但是BBMosVar560的原理性布局不包括用于原理图仿真和设计的RF组件，这进一步限制了BB MosVar 560的设计。
图6A-图6B示出了常规的RF FET的原理性布局和截面图。如图6A所示，RF FET 600包括晶体管610和保护环650。晶体管610包括栅极、源极区域和漏极区域，它们全部都是固定的。晶体管610可以包括耦合到多晶硅接触(PC)层的鳍(FIN)。每个鳍支撑源极区域或漏极区域(eSD)。另外，沟槽互连(CA)通过TS(硅化钛)层耦合到源极区域或漏极区域中的每一者。在图6B中示出了到晶体管610的源极/漏极区域和栅极的接触的固定布线。
如图6B所示，M1层通过过孔V0耦合到CA沟槽互连。M2层通过过孔V1耦合到M1层。M3层通过过孔V2耦合到M2层。C4层通过过孔J3耦合到M3层。另外，PC层支撑用于与栅极接触的沟槽互连CB。M1层通过过孔V0耦合到CB沟槽互连，并且M2层通过过孔V1耦合到M1层。CA沟槽互连和TS层可以形成工序中间(MOL)层，并且层C4至M1可以形成BEOL层。
在该示例中，还通过M2层限定RF FET 600的原理图仿真和设计。也就是说，用于RFFET 600的互连/布线在M2层下方是固定的。因此，RF设计者不能够修改M2层下方的RF FET600的互连/布线。也就是说，在RF FET 600的原理图仿真中，直至C4层，到栅极和源极/漏极区域的互连/布线全部都是固定的，这限制了灵活性。另外，保护环650不可重新配置，因此RF FET 600的原理图仿真和设计是庞杂的。
图6C-图6D示出了常规的基带(BB)场效应晶体管(FET)660的原理性布局和截面图。BB FET 660包括具有栅极、源极和漏极的晶体管670。晶体管670包括耦合到多晶硅接触(PC)层的鳍(FIN)。每个鳍支撑源极区域或漏极区域(eSD)。另外，沟槽互连(CA)通过硅化钛(TS)层耦合到源极/漏极区域中的每一者。M1层通过过孔V0耦合到沟槽互连CA。此外，PC层支撑用于与栅极接触的沟槽互连(CB)。层M1通过过孔V0耦合到CB。BB FET 660不包括用于RF电路性能优化的保护环和RF寄生元件。此外，直至M1层，BB FET660的原理图仿真和设计中的互连/布线也被固定，这严重限制了RF设计的灵活性。
如上所述，由制造厂生产的常规的有源和无源器件通常用于逻辑设计。例如，这些逻辑设计器件不包括用于原理图仿真的射频(RF)组件，并且因此未针对RF布局仿真和设计进行优化。另外，这些常规的有源和无源逻辑器件不包括保护环，该保护环是RF电路的重要组件。由制造厂生产的常规的有源和无源RF器件基于传统的固定p单元方法，该方法限制了在M2层(或C4层)下方的布线。因此，集成电路设计中用于在较低的金属层(例如，M1层)中连接器件的灵活性较小，这导致RF设计受到限制。
本公开的方面描述了一种用于射频(RF)应用的半导体器件。半导体器件可以包括用于围绕该半导体器件和至少一个其他半导体器件的保护环。半导体器件还可以包括通过接触和过孔耦合到第一互连层(例如，M1)的层级零互连层(例如，M0)。第一互连层可以用于到半导体器件的布线。
图7A-图7B示出了根据本公开的方面的改进的基带(BB+)金属氧化物半导体(MOS)可变电容器(BB+MosVar)700的原理性布局和截面图。BB+MosVar 700可以包括器件710和保护环750。BB+MosVar 700还可以包括RF寄生元件的模型(如图9所示)。
如图7B所示，器件710可以包括栅极(G)和漏极(D)。多晶硅接触(PC)层可以耦合到栅极，并且M1层(例如，第一互连层)可以通过过孔V0(例如，零过孔)和沟槽互连(CB)(例如，层级零互连)耦合到PC层。另外，硅化钛(TS)层可以耦合到漏极，并且M1层可以通过过孔V0和沟槽互连(CA)(例如，层级零互连)耦合到TS层。PC层和TS层可以形成层级零接触层。在该原理图仿真和设计中，M1层可用于到其他MOS器件的布线。
根据本公开的一方面，BB+MosVar 700可以是MOS p单元器件。例如，MOS p单元器件可以是MOS变容二极管，其中层级零接触层耦合到MOS变容二极管的栅极和漏极。另外，MOS p单元器件可以是MOS场效应晶体管(FET)(MOSFET)，其中层级零接触层耦合到MOSFET的源极、栅极和漏极。
根据附加方面，BB+MosVar 700可以包括P型衬底，其中保护环750是P掺杂的。替代地，BB+MosVar 700可以包括N型衬底，并且保护环750是N掺杂的。保护环750可以围绕多个MOS器件，并且可以是可配置的。根据方面，保护环750可以被包括或不被包括在BB+MosVar700中。保护环750还可以延伸到相邻的p单元中，以围绕相邻的MOS器件。
BB+MosVar 700是增强型MOS变容二极管，其组合了RFMosVar 500和BB MosVar560器件两者的优点，同时也弥补了它们的不足。例如，当与RF MosVar 500相比时，BB+MosVar 700没有到M2层的固定的p单元，并且可以从M1层级向外布线，从而向RF设计提供多得多的设计灵活性。另外，当与BB MosVar 560相比时，BB+MosVar 700在布局中包括保护环750(例如，RF保护环)，以用于RF电路性能改善。原理性地，BB+MosVar 700还包括RF寄生元件的模型，以用于更准确的RF仿真。
原理图优点包括：通过包括RF寄生元件的模型来提高RF模型仿真设计的准确性。布局优点包括：p单元的设计简便性(因为直到M2层都没有p单元约束)，以及芯片布局设计的灵活性(使得芯片面积减小)。附加优点包括显著减少了原理图和布局设计之间的差距，因此这缩短了设计周期，以便更快的设计成功。
图8A-图8B示出了根据本公开的方面的改进的基带(BB+)场效应晶体管(FET)800的原理性布局和截面图。BB+FET 800可以包括晶体管810和保护环850。BB+FET 800也可以包括RF寄生元件的模型(如图9所示)。
如图8B所示，晶体管810可以包括栅极、源极区域和漏极区域。鳍(FIN)可以耦合到多晶硅接触(PC)层。每个鳍可以支撑源极区域或漏极区域(eSD)。沟槽互连(CA)(例如，层级零接触层)可以通过硅化钛(TS)层(例如，层级零互连)耦合到源极区域或漏极区域中的每一者。M1层(例如，第一互连层)可以通过过孔V0(例如，零过孔)耦合到CA沟槽互连。另外，PC层可以支撑用于与栅极接触的沟槽互连(CB)(例如，层级零互连)。M1层可以通过过孔V0耦合到CB。M1层可用于到其他MOS器件的布线。
根据本公开的一方面，BB+FET 800可以是MOS p单元器件。例如，MOS p单元器件可以是MOS变容二极管，其中层级零接触层耦合到MOS变容二极管的栅极和漏极。另外，MOS p单元器件可以是MOS场效应晶体管(FET)(MOSFET)，其中层级零接触层耦合到MOSFET的源极、栅极和漏极。
根据附加方面，BB+FET 800可以包括P型衬底，其中保护环850是P掺杂的。替代地，BB+FET 800可以包括N型衬底，并且保护环850是N掺杂的。保护环850也是可配置的。例如，保护环850可以围绕多个MOS器件。另外，保护环850也可以延伸到相邻的p单元中，以围绕相邻的MOS器件。保护环850的可配置性还可以可选地实现从BB+FET 800的原理性布局中省略保护环850。
BB+FET 800组合了RF FET 600和BB FET 660器件两者的优点，同时也弥补了它们的不足。例如，当与RF FET 600相比时，BB+FET 800没有到M2层的固定的p单元，并且可以从M1层级向外布线，从而向RF设计提供多得多的设计灵活性。另外，当与BB FET 660相比时，BB+FET 800在布局中包括保护环850(例如，RF保护环)，以用于RF电路性能改善。从原理上讲，BB+FET 800还包括RF寄生元件的模型，以用于更准确的RF仿真。
图9示出了根据本公开的方面的射频(RF)寄生元件的原理性模型900。原理性模型900可以包括耦合到衬底网络920的晶体管910。例如，衬底网络920可以包括电容器922、电阻器924和电感器(未示出)。原理性模型900可以对上述BB+MosVar 700和BB+FET 800的RF寄生元件进行建模，以提高性能。例如，原理性模型900可以估计衬底电阻和衬底耦合电容。
如图所示，电容器922和电阻器924可以串联和/或并联耦合在一起。应当理解，原理性模型900仅是示例性的，并且其他布局是可能的。例如，图9所示的电容器922和电阻器924也可以包括电感器。另外，电感器或其他有源或无源器件可以替换或添加到原理性模型900。
图10是示出根据本公开的方面的制造金属氧化物半导体(MOS)器件的方法1000的工艺流程图。方法1000在框1002处开始，在框1002中制造层级零接触层。例如，如图7B和图8B所示，可以制造包括多晶硅接触(PC)层和沟槽硅化物(TS)层的层级零接触层。
在框1004，将层级零接触层通过层级零互连和过孔耦合到第一互连层。例如，如图7B和图8B所示，通过有源接触(CA)沟槽互连、打开栅极(CB)沟槽互连、和零层过孔(V0)，层级零接触层可以耦合到第一互连层(M1)。
在框1006，制造保护环，以围绕MOS器件和至少一个其他MOS器件。例如，如图7A和图8A所示，保护环(例如，750或850)可以围绕半导体器件。
根据本公开的一方面，描述了一种金属氧化物半导体(MOS)器件。在一种配置中，MOS器件包括用于保护的部件。保护部件可以是保护环。在另一方面，前述部件可以是被配置为执行通过前述部件叙述的功能的任何模块或者任何装置或材料。
图11是示出可以在其中有利地采用本公开的一方面的示例性无线通信系统1100的框图。出于说明的目的，图11示出了三个远程单元1120、1130和1150以及两个基站1140。将认识到，无线通信系统可以具有更多远程单元和基站。远程单元1120、1130和1150包括IC器件1125A、1125C和1125B，这些IC器件包括所公开的MOS器件。将认识到，其他设备也可以包括所公开的MOS器件，诸如基站、交换设备和网络装备。图11示出了从基站1140到远程单元1120、1130和1150的前向链路信号1180、以及从远程单元1120、1130和1150到基站1140的反向链路信号1190。
在图11中，远程单元1120被示出为移动电话，远程单元1130被示出为便携式计算机，并且远程单元1150被示出为无线本地回路系统中的固定位置远程单元。例如，远程单元可以是移动电话、手持个人通信系统(PCS)单元、诸如个人数据助理的便携式数据单元、GPS实现设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、诸如仪表读取装备的固定位置数据单元、或者存储或取回数据或计算机指令的其他设备、或它们的组合。尽管图11示出了根据本公开的方面的远程单元，但是本公开不限于这些示出的示例性单元。本公开的方面可以适用于包括所公开的MOS器件的很多设备。
图12是示出用于IC结构(诸如上面公开的MOS器件)的电路、布局和逻辑设计的设计工作站的框图。设计工作站1200包括硬盘1201，硬盘1201包含操作系统软件、支持文件以及诸如Cadence或OrCAD的设计软件。设计工作站1200还包括显示器1202，以便于包括所公开的MOS器件的电路1210或IC器件1212的设计。提供存储介质1204，用于有形地存储电路1210或IC器件1212的设计。电路1210或IC器件1212的设计可以以诸如GDSII或GERBER的文件格式被存储在存储介质1204上。存储介质1204可以是CD-ROM、DVD、硬盘、闪速存储器或其他适当的设备。此外，设计工作站1200包括驱动装置1203，用于接受来自存储介质1204的输入或向存储介质1204写入输出。
记录在存储介质1204上的数据可以指定逻辑电路配置、用于光刻掩模的图案数据、或用于诸如电子束光刻的串行写入工具的掩模图案数据。数据还可以包括逻辑验证数据，诸如与逻辑仿真相关联的时序图或网络电路(net circuit)。在存储介质1204上提供数据通过减少用于设计半导体晶片的处理数目，来便于包括所公开的MOS器件的电路1210或IC器件1212的设计。
对于固件和/或软件实现，可以使用执行本文中描述的功能的模块(例如，过程、函数等)来实现方法。有形地体现指令的机器可读介质可以用于实现本文中描述的方法。例如，软件代码可以存储在存储器中并且由处理器单元执行。存储器可以在处理器单元内实现或者在处理器单元外部实现。如本文中使用的，术语“存储器”指的是长期、短期、易失性、非易失性或其他存储器类型，并且不限于特定类型的存储器、或特定数目的存储器、或者存储器被存储在其上的介质的特定类型。
如果以固件和/或软件实现，则可以将功能作为一个或多个指令或代码存储在计算机可读介质上。示例包括用数据结构编码的计算机可读介质和用计算机程序编码的计算机可读介质。计算机可读介质包括物理计算机存储介质。存储介质可以是可以由计算机访问的可用介质。通过示例的方式，而非限制，这样的计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储设备、磁盘存储设备或其他磁存储设备、或者可以用于以指令或数据结构的形式存储期望的程序代码并且可以由计算机访问的其他介质；如本文中使用的，盘和碟包括紧凑碟(CD)、激光碟、光碟、数字通用碟(DVD)、软盘和蓝光碟，其中盘通常磁性地再现数据，而碟用激光光学地再现数据。上述的组合也应当被包括在计算机可读介质的范围内。
除了存储在非暂态计算机可读介质上之外，还可以将指令和/或数据作为信号在通信装置中包括的传输介质上提供。例如，通信装置可以包括具有指示指令和数据的信号的收发器。指令和数据被配置为使一个或多个处理器实现权利要求中概述的功能。
尽管已经详细描述了本公开及其优点，但是应当理解，在不脱离由所附权利要求限定的本公开的技术的情况下，可以对本文进行各种改变、替换和更改。例如，关于衬底或电子器件使用诸如“上方”和“下方”的关系术语。当然，如果衬底或电子器件被倒置，则上方变为下方，反之亦然。另外，如果侧向定向，则上方和下方可以是指衬底或电子器件的侧面。此外，本申请的范围不旨在限于说明书中描述的处理、机器、制造、和物质组成、手段、方法和步骤的特定配置。本领域普通技术人员根据本公开将容易理解，可以根据本公开来利用与本文中描述的对应配置执行基本上相同的功能或实现基本上相同的结果的当前现有或之后开发的处理、机器、制造、物质组成、手段、方法或步骤。因此，所附权利要求旨在在其范围内包括这样的处理、机器、制造、物质组成、手段、方法或步骤。
技术人员将进一步理解，结合本文中的公开内容所描述的各种说明性逻辑块、模块、电路和算法步骤可以实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，上面已经在其功能方面对各种说明性的组件、块、模块、电路和步骤进行了总体描述。将这样的功能实现为硬件还是软件取决于特定应用和施加于整个系统的设计约束。技术人员可以针对每个特定应用以不同方式实现所描述的功能，但是这种实现决策不应当被解释为导致脱离本公开的范围。
结合本文中的公开内容描述的各种说明性逻辑块、模块和电路可以利用被设计为执行本文中描述的功能的以下项来实现或执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑设备、分立门或晶体管逻辑、分立硬件组件、或它们的任何组合。通用处理器可以是微处理器，但是在替代方案中，处理器可以是任何常规的处理器、控制器、微控制器或状态机。处理器还可以实现为计算设备的组合(例如，DSP和微处理器的组合、多个微处理器的组合、一个或多个微处理器结合DSP核的组合、或任何其他这样的配置的组合)。
结合本公开所描述的方法或算法的步骤可以直接用硬件、由处理器执行的软件模块、或两者的组合来体现。软件模块可以驻留在RAM、闪速存储器、ROM、EPROM、EEPROM、寄存器、硬盘、可移除盘、CD-ROM或本领域已知的任何其他形式的存储介质中。示例性存储介质耦合到处理器，使得处理器可以从存储介质读取信息和向存储介质写入信息。在替代方案中，存储介质可以是处理器的组成部分。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在用户终端中。在替代方案中，处理器和存储介质可作为分立组件驻留在用户终端中。
在一个或多个示例性设计中，所描述的功能可以用硬件、软件、固件、或它们的任何组合来实现。如果用软件实现，则功能可以作为一个或多个指令或代码存储在计算机可读介质上、或者通过计算机可读介质来传输。计算机可读介质包括计算机存储介质和通信介质两者，通信介质包括便于将计算机程序从一个地方传送到另一地方的任何介质。存储介质可以是可以由通用或专用计算机访问的任何可用介质。通过示例的方式，而非限制，这种计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储设备、磁盘存储设备或其他磁存储设备、或者可以用于以指令或数据结构的形式承载或存储指定程序代码部件并且可以由通用或专用计算机、或者通用或专用处理器访问的任何其他介质。此外，任何连接都适当地称为计算机可读介质。例如，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)、或者诸如红外、无线电和微波的无线技术，从网站、服务器或其他远程源传输软件，则同轴电缆、光纤电缆、双绞线、DSL或者诸如红外、无线电和微波的无线技术被包括在介质的限定中。如本文中使用的，盘和碟包括紧凑碟(CD)、激光碟、光碟、数字通用碟(DVD)、和蓝光碟，其中盘通常磁性地再现数据，而碟用激光光学地再现数据。上述的组合也应当被包括在计算机可读介质的范围内。
提供先前对本公开的描述是为了使得本领域任何技术人员能够制作或使用本公开。对于本领域技术人员来说，对本公开的各种修改将是容易显而易见的，并且在不脱离本公开的精神或范围的情况下，本文中限定的一般原理可以应用于其他变型。因此，本公开不旨在限于本文中描述的示例和设计，而是要被给予与本文中公开的原理和新颖特征一致的最宽范围。

Claims (23)

1.一种用于射频(RF)应用的金属氧化物半导体(MOS)器件，包括：
保护环，围绕所述MOS器件和至少一个其他MOS器件；以及
层级零接触层，通过层级零互连和过孔耦合到第一互连层，所述第一互连层能用于到所述MOS器件的布线。
2.根据权利要求1所述的MOS器件，包括MOS变容二极管和MOS场效应晶体管(FET)(MOSFET)之一。
3.根据权利要求1所述的MOS器件，其中所述保护环延伸到相邻单元中。
4.根据权利要求1所述的MOS器件，其中所述MOS器件包括P型衬底，并且所述保护环是P掺杂的。
5.根据权利要求1所述的MOS器件，其中所述MOS器件包括N型衬底，并且所述保护环是N掺杂的。
6.根据权利要求1所述的MOS器件，被集成到以下中：移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持个人通信系统(PCS)单元、便携式数据单元和/或固定位置数据单元。
7.一种用于射频(RF)设计的金属氧化物半导体(MOS)p单元器件，包括：
可配置的保护环，用于围绕多个MOS器件；
RF寄生元件的模型；以及
层级零接触层，通过层级零互连和过孔耦合到第一互连层，所述第一互连层能用于到所述MOS器件的布线。
8.根据权利要求7所述的MOS p单元器件，包括MOS变容二极管，其中所述层级零接触层耦合到所述MOS变容二极管的栅极和漏极。
9.根据权利要求7所述的MOS p单元器件，包括MOS场效应晶体管(FET)(MOSFET)，其中所述层级零接触层耦合到所述MOSFET的源极、栅极和漏极。
10.根据权利要求7所述的MOS p单元器件，其中所述可配置的保护环延伸到相邻的p单元中。
11.根据权利要求7所述的MOS p单元器件，其中所述可配置的保护环延伸到相邻的p单元中，以围绕相邻的MOS器件。
12.根据权利要求7所述的MOS p单元器件，其中所述RF寄生元件的模型被配置为估计衬底电阻和衬底耦合电容。
13.根据权利要求7所述的MOS p单元器件，其中所述MOS p单元器件包括P型衬底，并且所述可配置的保护环是P掺杂的。
14.根据权利要求7所述的MOS p单元器件，其中所述MOS p单元器件包括N型衬底，并且所述可配置的保护环是N掺杂的。
15.根据权利要求7所述的MOS p单元器件，被集成到以下中：移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持个人通信系统(PCS)单元、便携式数据单元和/或固定位置数据单元。
16.一种制造用于射频(RF)应用的金属氧化物半导体(MOS)器件的方法，包括：
制造层级零接触层；
通过层级零互连和过孔将所述层级零接触层耦合到第一互连层；以及
制造保护环，所述保护环围绕所述MOS器件和至少一个其他MOS器件。
17.根据权利要求16所述的方法，其中所述MOS器件包括MOS变容二极管和MOS场效应晶体管(FET)(MOSFET)之一。
18.根据权利要求16所述的方法，其中所述MOS器件被集成到以下中：移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持个人通信系统(PCS)单元、便携式数据单元和/或固定位置数据单元。
19.一种非暂态计算机可读介质，其上记录有用于射频(RF)器件的设计的程序代码，所述程序代码由处理器执行并且包括：
用于生成围绕多个MOS器件的可配置的保护环的程序代码；
用于生成RF寄生元件的模型的程序代码；以及
用于实现通过层级零互连和过孔将层级零接触层耦合到第一互连层的程序代码，所述第一互连层能用于到所述RF器件的布线。
20.根据权利要求19所述的非暂态计算机可读介质，其中所述RF器件包括MOS变容二极管，并且其中所述层级零接触层耦合到所述MOS变容二极管的栅极和漏极。
21.根据权利要求19所述的非暂态计算机可读介质，其中所述RF器件包括MOS场效应晶体管(FET)(MOSFET)，并且其中所述层级零接触层耦合到所述MOSFET的源极、栅极和漏极。
22.根据权利要求19所述的非暂态计算机可读介质，其中所述可配置的保护环延伸到相邻单元中。
23.根据权利要求19所述的非暂态计算机可读介质，其中所述RF寄生元件的模型被配置为估计衬底电阻和衬底耦合电容。
CN201880046031.7A 2017-07-18 2018-05-24 具有保护环的mos器件 Pending CN110870075A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201762534154P 2017-07-18 2017-07-18
US62/534,154 2017-07-18
US15/816,295 US10930730B2 (en) 2017-07-18 2017-11-17 Enhanced active and passive devices for radio frequency (RF) process and design technology
US15/816,295 2017-11-17
PCT/US2018/034467 WO2019018056A1 (en) 2017-07-18 2018-05-24 MOS DEVICES HAVING A GUARD RING

Publications (1)

Publication Number Publication Date
CN110870075A true CN110870075A (zh) 2020-03-06

Family

ID=63684418

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880046031.7A Pending CN110870075A (zh) 2017-07-18 2018-05-24 具有保护环的mos器件

Country Status (4)

Country Link
US (1) US10930730B2 (zh)
EP (1) EP3655993A1 (zh)
CN (1) CN110870075A (zh)
WO (1) WO2019018056A1 (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102420216A (zh) * 2010-09-24 2012-04-18 台湾积体电路制造股份有限公司 具有基板通孔的噪声去耦合结构
US20140264635A1 (en) * 2013-03-13 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. RF Switch on High Resistive Substrate

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5019002A (en) 1989-07-12 1991-05-28 Honeywell, Inc. Method of manufacturing flat panel backplanes including electrostatic discharge prevention and displays made thereby
US6268778B1 (en) 1999-05-03 2001-07-31 Silicon Wave, Inc. Method and apparatus for fully integrating a voltage controlled oscillator on an integrated circuit
FR2844883B1 (fr) * 2002-09-23 2004-11-26 St Microelectronics Sa Procede pour determiner une capacite electrique d'un composant de circuit, et procede pour dimensionner un tel composant
US7350160B2 (en) * 2003-06-24 2008-03-25 International Business Machines Corporation Method of displaying a guard ring within an integrated circuit
JP4699172B2 (ja) 2005-10-25 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
US7865850B1 (en) * 2007-02-28 2011-01-04 Cadence Design Systems, Inc. Method and apparatus for substrate noise aware floor planning for integrated circuit design
KR20090064747A (ko) * 2007-12-17 2009-06-22 주식회사 동부하이텍 멀티 핑거 타입의 반도체 소자
JP5367396B2 (ja) * 2009-02-06 2013-12-11 ラピスセミコンダクタ株式会社 半導体装置
US8273616B2 (en) * 2010-02-19 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Gated-varactors
US8482029B2 (en) 2011-05-27 2013-07-09 Infineon Technologies Austria Ag Semiconductor device and integrated circuit including the semiconductor device
US8569129B2 (en) * 2011-05-31 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Device-manufacturing scheme for increasing the density of metal patterns in inter-layer dielectrics
US9257980B2 (en) * 2011-10-06 2016-02-09 Microchip Technology Incorporated Measuring capacitance of a capacitive sensor with a microcontroller having digital outputs for driving a guard ring
JP2014056989A (ja) 2012-09-13 2014-03-27 Toshiba Corp 半導体記憶装置
JP6076068B2 (ja) * 2012-12-17 2017-02-08 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP6127570B2 (ja) 2013-02-20 2017-05-17 セイコーエプソン株式会社 半導体装置及び電子機器
CN105103298B (zh) * 2013-03-31 2019-01-01 新电元工业株式会社 半导体装置
KR20140122891A (ko) * 2013-04-11 2014-10-21 삼성전자주식회사 가드 밴드 및 가드 링을 포함하는 반도체 메모리 장치
US9601625B2 (en) * 2013-07-15 2017-03-21 Taiwan Semiconductor Manufacturing Company Limited Guard ring structure of semiconductor arrangement
US10062748B1 (en) * 2017-02-27 2018-08-28 Globalfoundries Inc. Segmented guard-ring and chip edge seals

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102420216A (zh) * 2010-09-24 2012-04-18 台湾积体电路制造股份有限公司 具有基板通孔的噪声去耦合结构
US20140264635A1 (en) * 2013-03-13 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. RF Switch on High Resistive Substrate

Also Published As

Publication number Publication date
US10930730B2 (en) 2021-02-23
EP3655993A1 (en) 2020-05-27
US20190027554A1 (en) 2019-01-24
WO2019018056A1 (en) 2019-01-24

Similar Documents

Publication Publication Date Title
US9953979B2 (en) Contact wrap around structure
US9349656B2 (en) Method of forming a complementary metal-oxide-semiconductor (CMOS) device
US9721946B2 (en) Backside coupled symmetric varactor structure
US10157907B2 (en) Semiconductor device and method of manufacturing the same
US20160181161A1 (en) Sub-fin device isolation
US9633996B1 (en) High density area efficient thin-oxide decoupling capacitor using conductive gate resistor
US10566413B2 (en) MIM capacitor containing negative capacitance material
US20200185384A1 (en) Horizontal gate-all-around (gaa) field effect transistor (fet) for complementary metal oxide semiconductor (cmos) integration
US10930730B2 (en) Enhanced active and passive devices for radio frequency (RF) process and design technology
CN106796393B (zh) 用于垂直结构的半节点缩放
US10326028B1 (en) Complementary metal-oxide-semiconductor (CMOS) voltage-controlled resistor
US10622491B2 (en) Well doping for metal oxide semiconductor (MOS) varactor
JP6891124B2 (ja) アナログおよび無線周波数性能の選択的な修正

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20200306