CN110854196A - 晶体管元件及其制备方法 - Google Patents

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Abstract

本公开提供一种晶体管元件及其制备方法。该晶体管元件包括：设置在一基底中的一隔离结构、设置在该基底中并被该隔离结构围绕的一主动区、设置于该主动区及该隔离结构的一部分的上方的一第一上栅极、设置在该栅极两侧的一源极与一漏极、以及设置在该第一上栅极下方并且通过该隔离结构与该主动区隔离的一对第一下栅极。在一些实施例中，该对第一下栅极沿一第一方向延伸，该第一上栅极沿一第二方向延伸，该第一方向及该第二方向不同。

Description

晶体管元件及其制备方法
技术领域
本公开主张2018/08/21申请的美国正式申请案第16/107,457号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开关于一种晶体管元件及其制备方法，特别涉及一种具有在一隔离结构中嵌入一栅极的一种晶体管元件及其制备方法。
背景技术
由于半导体元件特别是金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管的几何尺寸缩小以及较小的栅极长度，因此需要减少短通道效应(short-channeleffects，SCE)的发生。已知可以通过在通道区中使用非均匀掺杂程度来减少短通道效应，而在通道区中取得这种非均匀掺杂程度的一种方式涉及到使用一环形植入(pocketimplants)或一晕圈植入(halo implants)物。除了标准的源极与漏极植入之外，环形植入和晕圈植入包括导入一植入物，其植入角度相对于基底表面约成10度至约80度的角度。因此，环形植入物和晕圈植入物分别被称为一角度环形植入物和角度晕圈植入物。
通常，可以通过在基底植入一导电形态杂质来形成晕圈，此导电形态杂质与形成源极与漏极，及源极与漏极延伸区的杂质的导电形态相反。例如，如果源极与漏极、及源极与漏极延伸区由n型杂质形成，则可以用p型杂质形成晕圈。以此方式，在栅极下方形成一环形或一晕区，邻接源极与漏极区，或源极与漏极扩展区。结果，晕区有助于减小通道的长度，因此有利于减小击穿电流和控制短通道效应，因此改善元件的性能。
在最佳情况下，期望将环形或晕区至少一部分地定位在栅极的下方并且在靠近源极与漏极延伸区域的基底表面的下方。不幸的是，角度晕圈植入受到栅极间距(栅极宽度和两个相邻栅极之间的间隔距离之和)、栅极高度、栅极与遮罩层之间的间隔距离(用于阻档不应形成光晕的区域被角度晕圈植入)、以及遮罩层的高度的因素影响。可以观察到较高的栅极、较高的遮罩层、较小的栅极间距、或栅极与遮罩层之间的较小的空间将阻挡了来自栅极的下方的通道区域的角度晕圈植入。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开提供一种晶体管结构。该晶体管元件包括：设置于一基底中的一隔离结构、设置于该基底中且被该隔离结构围绕的一主动区、设置于该主动区及该隔离结构的的一部分的上方的一第一上栅极、设置于该栅极的两侧的该主动区中的一源极与一漏极、以及设置于该第一上栅极的下方并通过该隔离结构与该主动区隔离的一对第一下栅极。在一些实施例中，该对第一下栅极沿一第一方向延伸，该第一上栅极沿一第二方向延伸，该第一方向及该第二方向不同。
在一些实施例中，该第一方向垂直于该第二方向。
在一些实施例中，该第一上栅极的一宽度大于每个该第一下栅极的一宽度。
在一些实施例中，该第一下栅极的一底表面低于该第一上栅极的一底部。
在一些实施例中，该第一上栅极重叠该第一下栅极中的每一个的一部分，且该第一上栅极耦接到该第一下栅极中的每一个。
在一些实施例中，该晶体管元件还包括在该第二方向延伸的至少一第二上栅极。在一些实施例中，该第二上栅极设置在该主动区上并与该第一上栅极分开。在一些实施例中，该第二上栅极重叠该第一下栅极中的每一个的一部分，且该第二上栅极耦接到该第一下栅极中的每一个。
在一些实施例中，该晶体管结构还包括一对第二下栅极设置在该隔离结构内并通过该隔离结构与该主动区隔离。在一些实施例中，该第二下栅极沿该第二方向延伸。在一些实施例中，该第一下栅极及该第二下栅极耦接以形成一框状结构。在一些实施例中，该第二下栅极与该第一上栅极分开。
本公开另提供一种晶体管元件的制备方法。该制备方法包括以下步骤：提供一基底，具有一隔离结构；形成一对第一沟槽，在该隔离结构中沿一第一方向延伸；形成一第一上栅极在该基底上，以及形成一对第一下栅极在该对第一沟槽中，其中该第一上栅极沿不同于该第一方向的一第二方向延伸；以及形成一源极与一漏极在该第一上栅极的两侧的该基底中。
在一些实施例中，该制备方法更形成一对第二沟槽，在该隔离结构中沿该第二方向延伸。在一些实施例中，该第一沟槽及该第二沟槽耦接以形成一框状结构。
在一些实施例中，该制备方法还包括在形成该对第一下栅极的同时，在该对第二沟槽中形成一对第二下栅极。在一些实施例中，该对第一下栅极及该对第二下栅极耦接以形成一框状结构。
在一些实施例中，该第一沟槽的一深度介于约20纳米和约250纳米之间。
在一些实施例中，该第一沟槽的一深度介于约15纳米和约100纳米之间。
在一些实施例中，形成该第一上栅极及该对第一下栅极还包括以下步骤：形成一栅极介电层及一栅极导电层在该基底上。在一些实施例中，每个该第一沟槽的一底部及一侧壁以该栅极介电层为内衬。在一些实施例中，该第一沟槽填充有该栅极导电层。去除该栅极介电层的一部分及该栅极导电层的一部分，以在该基底及该第一沟槽中的该第一下栅极上形成该第一上栅极。
在一些实施例中，该制备方法还包括在形成该第一上栅极的同时形成至少一第二上栅极。在一些实施例中，该第二上栅极在该第二方向上延伸并且与该第一上栅极分开。
在一些实施例中，该制备方法还包括在形成该源极与该漏极之前，执行一角度晕圈植入(angled halo implant)。在一些实施例中，该角度晕圈植入以大约17度和大约32度之间的一角度执行。
在本公开中，提供一晶体管元件，其中下栅极位于上栅极下方。因此，即使角度晕圈植入被阻档，也可以通过形成下栅极的方式来改善漏极到源极的电流(Ids)并且减小漏电流。此外，减小了次临界值摆动(subthreshold swing，SS)，此次临界值摆动呈现导通状态和截止状态之间的转换特性。因此，改善了晶体管元件的性能。
相反地，对于没有下栅极的比较晶体管元件，当角度晕圈植入被阻挡时，Ids减小并且漏电流增加，因此比较晶体管元件表现出较差的性能。另外，对于包括H形栅极的比较晶体管元件，尽管漏电流减小，但是这种晶体管结构遭受Ids减小的困扰，因此具有较差的性能。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1是流程图，例示本公开一些实施例的一晶体管元件的制备方法。
图2A、图3A、图4A、图5A、图6A及和图7A是示意图，例示本公开一些实施例的该晶体管元件的制备方法的各种制造阶段。
图2B、图3B、图4B、图5B、图6B及图7B分别是沿着图2A、图3A、图4A、图5A、图6A和图7A中I-I线的剖视图。
图3C、图4C、图5C、图6C、及图7C分别是沿着图3A、图4A、图5A、图6A、和图7A中II-II'线的剖视图。
图8A是示意图，例示本公开一些实施例的晶体管元件。
图8B是沿着图8A中I-I'线的剖视图。
图8C是沿着图8A中II-II'线的剖视图。
图9A、图10A及图11A是示意图，例示本公开一些实施例的该晶体管元件的制备方法的各种制造阶段。
图9B、图10B及图11B分别是沿着9A、图10A及图11A中I-I线的剖视图。
图9C、图10C及图11C分别是沿着9A、图10A及图11A中II-II'线的剖视图。
图12A是示意图，例示本公开一些实施例的晶体管元件。
图12B是沿着图12A中I-I'线的剖视图。
图12C是沿着图12A中II-II'线的剖视图。
其中，附图标记说明如下：
100制备方法
102步骤
104步骤
106步骤
108步骤
200元件
202基底
204隔离结构
206主动区
210第一沟槽
220第一栅极
222第二栅极
224栅极介电层
226栅极导电层
230晕圈区
232源极或漏极扩展区
234间隙壁
236源极或漏极
302基底
304隔离结构
306主动区
310第一沟槽
312第二沟槽
324栅极介电层
326栅极导电层
330晕圈区
332源极或漏极扩展区
334间隙壁
336源极或漏极
220L第一下栅极
220U第一上栅极
222U第二上栅极
300'晶体管元件
320L第一下栅极
320U第二上栅极
322L第二下栅极
322U第二上栅极
D1第一方向
D2第二方向
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了实施方式之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于实施方式的内容，而是由权利要求定义。
图1是例示本公开一些实施例的一晶体管元件的制备方法100的流程图。制备方法100方法包括步骤102：提供一基底，具有一隔离结构。制备方法100还包括步骤104：形成一对第一沟槽，在该隔离结构中沿一第一方向延伸。制备方法100还包括步骤106：形成一第一上栅极在该基底上，以及形成一对第一下栅极在该对第一沟槽中，其中该第一上栅极沿不同于该第一方向的一第二方向延伸。制备方法100还包括步骤108：形成一源极与一漏极，在该第一上栅极的两侧的该基底中。制备方法100将根据一个或多个实施例以进一步描述。
图2A、图3A、图4A、图5A、图6A及和图7A是例示本公开一些实施例的该晶体管元件的制备方法的各种制造阶段。图2B、图3B、图4B、图5B、图6B及图7B分别是沿着图2A、图3A、图4A、图5A、图6A和图7A中I-I线的剖视图。图3C、图4C、图5C、图6C、及图7C分别是沿着图3A、图4A、图5A、图6A、和图7A中II-II'线的剖视图。如图2A及图2B所示，根据步骤102，提供包括在其中形成一隔离结构204的一基底202。基底202可以包括硅(Si)、硅锗(SiGe)、砷化镓(GaAs)或其他合适的半导体材料。一井区(未示出)可以形成在基底202中。该井区可以是中性的、或者是n型或p型掺杂区，取决于要形成的晶体管元件的导电类型。隔离结构204，例如一浅沟槽隔离(下文缩写为STI)结构，形成在基底202中，用以定义至少一主动区206。
在一些实施例中，隔离结构204可以通过以下步骤形成。在基底202上形成一垫氧化物层(未示出)。接着，形成一垫氮化物层(未示出)。垫氧化物层减小基底202上来自垫氮化物层的应力。接下来，在垫氮化物层上形成用以定义一隔离结构204的位置的一图案化光刻胶层(未示出)。通过该图案化光刻胶层以暴露该垫氮化物层的一部分、该垫氧化物层的一部分及基底202的一部分，然后去除，并且在基底202中形成一浅沟槽(未示出)。在去除该图案化光刻胶层之后，该浅沟槽的一侧壁和一底部衬有氧化物衬垫(未示出)，浅沟槽填充有例如氧化硅(SiO)的一绝缘材料。随后，执行一平坦化制程，通过该垫氮化物层作为一停止层来去除多余的氧化物。接下来，可以在基底202中形成一井区，并且之后可以去除该垫氮化物层和垫氧化物层。因此，该隔离结构204定义及围绕该主动区206，如图2A和2B所示。
参照图3A至图3C，根据步骤104，在隔离结构204中形成一对第一沟槽210。如图3A至图3C所示，第一沟槽210沿一第一方向D1延伸。值得注意的是，第一沟槽210可以完全地形成在隔离结构204之中，因此隔离结构204可以通过第一沟槽210的一底部和一侧壁暴露。第一沟槽210的一深度小于隔离结构204的一深度。在一些实施例中，第一沟槽210的该深度在约20纳米和约250纳米之间，但是本公开不限于此。第一沟槽210的一宽度也小于隔离结构204的一宽度。在一些实施例中，第一沟槽210的该宽度在约15nm和约100nm之间，但是本公开不限于此。
参照图4A至图4C，在该基底202的上方形成一栅极介电层224及在该栅极介电层224的上方形成一栅极导电层226，但是本公开不限于此。在一些实施例中，栅极介电层224可包括具有一高介电常数(HIGH-k)的一介电材料。例如，栅极介电层224可以包括氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、金属氧化物例如氧化铪(HfO)，或选择可相容的其他合适材料，但是本公开不限于此。栅极导电层226可以包括多晶硅或其他合适的材料，例如具有适当的功函数的金属材料。如图4B所示，每个第一沟槽210的该底部和该侧壁以栅极介电层224为内衬。此外，第一沟槽210填充有栅极导电层226。
参照图5A至图5C，执行一图案化制程以从基底202的该表面去除栅极介电层224的一部分及栅极导电层226的一部分。因此，在基底202上形成一第一上栅极220U，在该对第一沟槽210中形成一对第一下栅极220L。此外，第一上栅极220U沿一第二方向D2延伸，第二方向D2不同于第一方向D1。在一些实施例中，第一方向D1垂直于第二方向D2，但是本公开不限于此。如图5A至5C所示，第一上栅极220U与隔离结构204的一部分、主动区206的一部分及每个第一下栅极220L的一部分重叠。第一下栅极220L彼此分开。此外，第一下栅极220L通过隔离结构204和栅极介电层224与主动区206隔离。值得注意的是，一对第一下栅极220L中的每一个耦合到第一上栅极220U。更详细地，第一上栅极220U的栅极介电层224和第一下栅极介电层220L的栅极介电层224是相同的层。类似地，第一上栅极220U的栅极导电层226及第一下栅极220L的栅极导电层220L是相同的层。
参照图6A至图6C所示，在形成第一上栅极220U和一对第一下栅极220L之后，在第一上栅极220U的两侧的基底202中形成一晕区230，如图6C所示。在一些实施例中，通过执行成一角度晕圈植入来形成晕区230。通常以一角度来植入晕区掺杂材料，因此掺杂材料可以植入第一上栅极220U的下方。通常，相对于基底202的该表面，植入的角度通常实质上小于90度。在一些实施例中，该角度晕圈植入的角度在大约17度和大约32度角之间，但是本公开不限于此。例如，可以相对于基底202的该表面以17度角、22度角、27度角或32度角植入晕区掺杂材料。在一些实施例中，可以旋转基底202(例如，双晕和四极晕环植入物)，在角度晕圈植入期间，提供一对称形式的晕区230。然而，在其他实施例中，可以垂直于基底202的该表面来植入晕区掺杂材料。在一些实施例中，晕圈植入的掺杂浓度介于约1E13原子/立方公分和9E13原子/立方公分两者之间，但是本公开不限于此。
依旧参照图7A至7C所示，在形成晕区230之后，在第一上栅极220U的两侧的基底202的主动区206之中形成一源极与一漏极延伸区232。然后在第一上栅极220U的一侧壁上形成一间隙壁234。接下来，根据步骤108，在第一上栅极220U的两侧的基底202的主动区206中形成一源极与一漏极236。因此，获得一晶体管元件200。
如图7A至图7C所示，晶体管元件200包括设置在基底202中的一隔离结构204、设置在基底202中并被隔离结构204围绕的一主动区206、一第一上栅极220U、一晕圈区230、一源极与一漏极延伸区232、一间隙壁234、一源极与一漏极236及设置在第一上栅极220U的下方的一下栅极220L。因此，第一下栅极220L的一底表面低于第一上栅极220U的一底部。换句话说，第一下栅极220L的该底表面位于第一上栅极220U的该底表面和隔离结构204的一底表面之间。此外，第一下栅极220L设置在隔离结构204中并通过隔离结构204以隔离主动区206。在一些实施例中，第一下栅极介电层220L通过隔离结构204和栅极介电层224与主动区206分离。如图7A至图7C，第一上栅极220U的一宽度大于第一下栅极220L的一宽度，但是本公开不限于此。
因此，提供了包括第一下栅极220L的一种晶体管元件200，其中第一下栅极220L设置于隔离结构204的中并与主动区206隔离。值得注意的是，第一下栅极220L有助于增加漏极到源极的电流(Ids)并减小漏电流，因此改善了晶体管元件200的性能。
图8A是例示本公开一些实施例的一晶体管元件200'，图8B是沿着图8A中I-I'线的剖视图，以及图8C是沿着图8A中II-II'线的剖视图。应该理解的是，图7A至7C和图8A至8C，为了清楚和简单起见，使用相同的参考数字。此外，图7A至7C和图8A至8C可以包括类似的材料，因此为了简洁起见省略了这些细节。如图8A至8C所示，在本公开的一些实施例中，执行步骤102至108，因此获得一晶体管元件200'。需要说明的是，在步骤106中，第一下栅极220L形成在隔离结构204之中，第一上栅极220U形成在主动区204之中，第二上栅极222U更形成在主动区204之中。第一上栅极220U和第二上栅极222U都沿一第二方向D2延伸，但是第一上栅极220U与第二上栅极222U分离，如图8A和8C所示。此外，第一上栅极220U与隔离结构204的一部分、主动区206的一部分及每个第一下闸220L的一部分重叠。类似地，第二上栅极222U与隔离结构204的一部分、主动区206的一部分及每个第一下闸220L的一部分重叠。值得注意的是，第一下栅极220L耦接到第一上栅极220U和第二上栅极222U，如图8A至8C所示。此外，应该容易理解的是，第二上栅极222U的数量可以根据不同的产品要求进行调整。此外，第二上栅极222U可以是一假性栅极(dummy gate)，但是本公开不限于此。
因此，可以提供包括一第一下栅极220L的一晶体管元件200'，其中第一下栅极220L设置在隔离结构204中并与主动区206隔离。值得注意的是，第一下栅极220L有助于增加漏极到源极的电流(Ids)并减小漏电流，因此改善了晶体管元件200'的性能。
图9A、图10A及图11A是例示本公开一些实施例的该晶体管元件的制备方法的各种制造阶段的示意图。图9B、图10B及图11B分别是沿着9A、图10A及图11A中I-I'线的剖视图。图9C、图10C及图11C分别是沿着图9A、图10A及图11A中II-II'线的剖视图。应该理解的是，图2A至7C和图9A至11C可以包括类似的材料，因此为了简洁起见省略了这些细节。参照图9A至图9C，根据步骤102，提供包括在其中形成一隔离结构304的一基底302。一井区(未示出)可以形成在基底302中。该井区可以是中性的、或者是n型或p型掺杂区，取决于要形成的晶体管元件的导电类型。隔离结构304，例如一浅沟槽隔离(STI)结构，形成在基底302中，用以定义至少有一主动区306。
依旧参照图9A至图9C，根据步骤104，在隔离结构304中形成一对第一沟槽310。此外，在步骤104中，在隔离结构304中进一步形成一对第二沟槽312。如图9A至图9C所示，第一沟槽310沿第一方向D1延伸，第二沟槽312沿不同于第一方向D1的一第二方向D2延伸。在一些实施例中，第一方向D1和该第二方向彼此垂直，但是本公开不限于此。在一些实施例中，第一沟槽310和第二沟槽312都完全地形成在隔离结构304中，因此隔离结构304可以通过第一沟槽310和第二沟槽312的一底部和一侧壁暴露。第一沟槽310和第二沟槽312的一深度小于隔离结构304的一深度。在一些实施例中，第一沟槽310的一深度和第二沟槽312的一深度在约20纳米和约250纳米之间，但是本公开不限于此。第一沟槽310的一宽度和第二沟槽312的一宽度小于隔离结构304的一宽度。在一些实施例中，第一沟槽310的该宽度和第二沟槽312的该宽度在约15奈和大约100纳米之间，但是本公开不限于此。值得注意的是，一对第一沟槽310和一对第二沟槽312耦接以在隔离结构304中形成一框状沟槽，如图9A所示。
参照图10A至图10C，在基底302上形成一栅极介电层324及在栅极介电层324上形成一栅极导电层326，但是本公开不限于此。如图10B和图10C所示，每个第一沟槽310的该底部和该侧壁，及每个第二沟槽312的该底部和该侧壁以栅极介电层324为内衬。此外，第一沟槽310及第一沟槽312填充有栅极导电层326。
其次，执行一图案化制程以从基底302的该表面去除栅极介电层324的一部分及栅极导电层326的一部分。因此，在基底302上形成一第一上栅极320U，在该对第一沟槽310内形成一对第一下栅极320L，在该对第二沟槽312内形成一对第二下栅极322L。第一下栅极320沿一第一方向D1延伸，第一上栅极320U及第二下栅极322L沿一第二方向D2延伸。换句话说，第一上栅极320U平行于第二下栅极322L但垂直于第一下栅极320L。如图10A至10C所示，第一上栅极320U与隔离结构304的一部分、主动区306的一部分及每个第一下栅极320L的一部分重叠。但是，第一上栅极320U与第二下栅极322L分离，如图10C所示。一对第一下栅极320L和一对第二下栅极322L均通过隔离结构304和栅极介电层324与主动区306隔离。值得注意的是，该对第一下栅极320L和该对第二下栅极322L耦接以形成一框架状结构，如图10A所示。此外，第一下栅极320L中的每一个耦接到第一上栅极320U。详细地，第一上栅极320U的栅极介电层324和该对第一下栅极320L的栅极介电层324是相同的层。类似地，第一上栅极320U的栅极导电层326和该对第一下栅极320L的栅极导电层326是相同的层。
参照图11A至图11C所示，在形成第一上栅极320U之后，在第一上栅极320U的两侧的基底302的中形成一对第一下栅极320L、一对第二下栅极322L及一晕区330，如图11C所示。在一些实施例中，通过执行成一角度晕圈植入来形成晕区330。通常以一角度来植入晕区掺杂材料，因此掺杂材料可以植入第一上栅极320U的下方。通常，相对于基底302的该表面，植入的角度通常实质上小于90度。在一些实施例中，该角度晕圈植入的角度在大约17度和大约32度角之间，但是本公开不限于此。例如，可以相对于基底302的该表面以17度角、22度角、27度角或32度角植入晕区掺杂材料。在一些实施例中，可以旋转基底302(例如，双晕和四极晕环植入物)，在角度晕圈植入期间，提供一对称形式的晕区330。然而，在其他实施例中，可以垂直于基底302的该表面植入晕区掺杂材料。
依旧参照图11A至11C所示，在形成晕区330之后，在第一上栅极320U的两侧的基底302的主动区306中形成一源极与一漏极延伸区332。然后在第一上栅极320U的一侧壁上形成一间隙壁334。接下来，根据步骤108，在第一上栅极320U的两侧的基底302的主动区306中形成一源极/漏极336。因此，获得一晶体管元件件300。
如图11A至11C所示，晶体管元件300包括设置在基底302中的隔离结构304、设置在基底302中并被隔离结构304围绕的主动区306、第一上栅极320U、晕圈区330、源极与漏极延伸区332、间隙壁334、源极与漏极336、该对第一下栅极320L及该对第二下栅极322L。如上所述，第一下栅极320L和第二下栅极322L形成在隔离结构304内。此外，第一下栅极320L形成于第一上栅极320U的下方。因此，第一下栅极320L的一底表面和第二下栅极322L的一底表面低于第一上栅极320U的一底部。换句话说，第一下栅极320L的该底表面和第二下栅极322L的该底表面位于第一上栅极320U的该底表面和隔离结构304的一底表面之间。此外，第一下栅极320L和第二下栅极322L通过隔离结构304与主动区306隔离。在一些实施例中，第一下栅极320L和第二下栅极322L通过隔离结构304和栅极介电层324与主动区306分离。如图11A至11C所示，第一上栅极320U的一宽度大于第一下栅极320L的一宽度及第二下栅极322L的一宽度，但是公开不限于此。在一些实施例中，第一下栅极320L的该宽度可以与第二下栅极322L的该宽度相同。在替代实施例中，第一下栅极320L的该宽度可以与第二下栅极322L的该宽度不同。
因此，提供了包括一对第一下栅极320L和一对第二下栅极322L的一晶体管元件300。值得注意的是，第一下栅极320L和第二下栅极322L形成框一架状结构，其有助于增加漏极到源极电流(Ids)，并减小漏电流，因此改善了晶体管元300的性能。
图12A是例示本公开一些实施例的一晶体管元件300'，图12B是沿着图12A中I-I'线的剖视图，以及图12C是沿着图8A中II-II'线的剖视图。应该理解的是，图11A至图11C和图12A至图12C，为清楚和简单起见，使用相同的参考数字。此外，图11A至图11C和图12A至图12C可以包括类似的材料，因此为了简洁起见省略了这些细节。如图12A至图12C所示，在本公开的一些实施例中，执行步骤102至108，因此获得一晶体管元件件300'。需要说明的是，在步骤106中，该对第一下栅极320L及该对第二下栅极322L同时形成在隔离结构204中。另外根据步骤106，第一上栅极320U及第二上栅极322U同时形成在主动区304中。第一上栅极320U和第二上栅极322U都沿一第二方向D2延伸，但是第一上栅极320U与第二上栅极322U分离，如图12A和12C所示。此外，第一上栅极320U与隔离结构304的一部分、主动区306的一部分及每个第一下闸320L的一部分重叠。类似地，第二上栅极322U与隔离结构304的一部分、主动区306的一部分及每个第一下闸320L的一部分重叠。但是，第一上栅极320U及第二上栅极322U与第二下栅极322L分离，如图12C所示。在一些实施例中，第一上栅极320U、第二上栅极322U及第二下栅极322L彼此平行并且全部垂直于第一下栅极320L，但是本公开不限于此。值得注意的是，第一下栅极320L耦接到第一上栅极320U和第二上栅极322U，如图12A所示。此外，应该容易理解的是，第二上栅极322U的数量可以根据不同的产品要求进行调整。此外，第二上栅极322U可以是一假性栅极(dummy gate)，但是本公开不限于此。
因此，提供了包括一对第一下栅极320L、一对第二下栅极322L、第一上栅极320U及第二上栅极322U的一晶体管元件300'。值得注意的是，第一下栅极320L有助于增加漏极到源极的电流(Ids)并减小漏电流，因此改善了晶体管元件300'的性能。
在本公开中，提供一晶体管元件，其中下栅极位于上栅极的下方。因此，即使角度晕圈植入被阻档，也可以通过形成下栅极的方式来改善漏极到源极的电流(Ids)并且减小漏电流。此外，减小了次临界值摆动(subthreshold swing，SS)，该次临界值摆动呈现一导通状态和一截止状态之间的转换特性。
相反地，对于没有下栅极的一比较晶体管元件，当角度晕圈植入被阻挡时，Ids减小并且漏电流增加，因此比较晶体管元件表现出较差的性能。此外，对于包括H形栅极的一比较晶体管元件，尽管漏电流减小，但是这种晶体管结构遭受Ids减小的困扰，因此具有较差的性能。
本公开提供一种晶体管元件。该晶体管元件包括：一隔离结构，设置在一基底中；一主动区，设置在该基底中且被该隔离结构围绕；一第一上栅极，设置于该主动区及该隔离结构的一部分的上方；一源极与一漏极，设置在该第一上栅极的两侧的该主动区中；以及一对第一下栅极，设置在该第一上栅极的下方及该隔离结构之中，并通过该隔离结构与该主动区隔离；其中，该第一下栅极沿一第一方向延伸，该第一上栅极沿一第二方向延伸，该第一方向及该第二方向不同。
本公开另提供一种晶体管元件的制备方法。该制备方法包括以下步骤：提供一基底，具有一隔离结构；形成一对第一沟槽，在该隔离结构中沿一第一方向延伸；形成一第一上栅极在该基底上，以及形成一对第一下栅极在该对第一沟槽中，其中该第一上栅极沿不同于该第一方向的一第二方向延伸；以及形成一源极与一漏极，在该第一上栅极的两侧的该基底中。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本公开的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种晶体管结构，包括：
一隔离结构，设置在一基底中；
一主动区，设置在该基底中且被该隔离结构围绕；
一第一上栅极，设置于该主动区及该隔离结构的一部分的上方；
一源极与一漏极，设置在该第一上栅极的两侧的该主动区中；以及
一对第一下栅极，设置在该第一上栅极的下方及该隔离结构之中，并通过该隔离结构与该主动区隔离；
其中，该第一下栅极沿一第一方向延伸，该第一上栅极沿一第二方向延伸，该第一方向及该第二方向不同。
2.如权利要求1所述的晶体管结构，其中，该第一方向垂直于该第二方向。
3.如权利要求1所述的晶体管结构，其中，该第一上栅极的一宽度大于每个该第一下栅极的一宽度。
4.如权利要求1所述的晶体管结构，其中，该第一下栅极的一底表面低于该第一上栅极的一底部。
5.如权利要求1所述的晶体管结构，其中，该第一上栅极重叠该第一下栅极中的每一个的一部分，且该第一上栅极耦接到该第一下栅极中的每一个。
6.如权利要求1所述的晶体管结构，还包括在该第二方向上延伸的至少一第二上栅极，其中，该第二上栅极设置在该主动区上并与该第一上栅极分开。
7.如权利要求6所述的晶体管结构，其中，该第二上栅极重叠该第一下栅极中的每一个的一部分，且该第二上栅极耦接到该第一下栅极中的每一个。
8.如权利要求1所述的晶体管结构，还包括一对第二下栅极，设置在该隔离结构内并通过该隔离结构与该主动区隔离，其中，该第二下栅极沿该第二方向延伸。
9.如权利要求8所述的晶体管结构，其中，该第一下栅极及该第二下栅极耦接以形成一框状结构。
10.如权利要求8所述的晶体管结构，其中，该第二下栅极与该第一上栅极分开。
11.一种晶体管元件的制备方法，包括：
提供一基底，具有一隔离结构；
形成一对第一沟槽，在该隔离结构中沿一第一方向延伸；
形成一第一上栅极在该基底上，以及形成一对第一下栅极在该对第一沟槽中，其中，该第一上栅极沿不同于该第一方向的一第二方向延伸；以及
形成一源极与一漏极，在该第一上栅极的两侧的该基底中。
12.如权利要求11所述的制备方法，还包括形成一对第二沟槽，在该隔离结构中沿该第二方向延伸，其中，该第一沟槽及该第二沟槽耦接以形成一框状结构。
13.如权利要求12所述的制备方法，还包括在形成该对第一下栅极的同时，在该对第二沟槽中形成一对第二下栅极，其中，该对第一下栅极及该对第二下栅极耦合以形成一框状结构。
14.如权利要求11所述的制备方法，其中，该第一沟槽的一深度介于约20纳米和约250纳米之间。
15.如权利要求11所述的制备方法，其中，该第一沟槽的一深度介于约15纳米和约100纳米之间。
16.如权利要求11所述的制备方法，其中，形成该第一上栅极及该对第一下栅极还包括：
形成一栅极介电层及一栅极导电层在该基底上，其中，每个该第一沟槽的一底部及一侧壁以该栅极介电层为内衬，并且该第一沟槽填充有该栅极导电层；以及
去除该栅极介电层的一部分及该栅极导电层的一部分，以在该基底及该第一沟槽中的该第一下栅极上形成该第一上栅极。
17.如权利要求12所述的制备方法，还包括在形成该第一上栅极的同时形成至少一第二上栅极。
18.如权利要求17所述的制备方法，其中，该第二上栅极在该第二方向上延伸并且与该第一上栅极分开。
19.如权利要求11所述的制备方法，还包括在形成该源极与该漏极的前执行一角度晕圈植入(angled halo implant)。
20.如权利要求19所述的制备方法，其中，该角度晕圈植入以大约17度和大约32度之间的一角度执行。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113410228A (zh) * 2020-03-16 2021-09-17 华邦电子股份有限公司 多栅极的半导体结构及其制造方法
WO2023028899A1 (zh) * 2021-08-31 2023-03-09 长江存储科技有限责任公司 半导体器件及其制作方法、nand存储器件
US12107162B2 (en) 2020-02-15 2024-10-01 Winbond Electronics Corp. Multi-gate semiconductor structure and method of manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5930633A (en) * 1997-07-23 1999-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated butt-contact process in shallow trench isolation
US6426262B1 (en) * 2000-08-23 2002-07-30 Advanced Micro Devices, Inc. Method of analyzing the effects of shadowing of angled halo implants
CN102208437A (zh) * 2010-03-30 2011-10-05 南亚科技股份有限公司 半导体元件及其制作方法
US20120329218A1 (en) * 2011-06-24 2012-12-27 Huajie Zhou Method for manufacturing semiconductor field effect transistor
US20130161745A1 (en) * 2011-12-21 2013-06-27 International Business Machines Corporation Source-drain extension formation in replacement metal gate transistor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2735904B1 (fr) 1995-06-21 1997-07-18 Commissariat Energie Atomique Procede de realisation d'un semi-conducteur avec une zone fortement dopee situee entre des zones faiblement dopees, pour la fabrication de transistors
TW428325B (en) 1999-10-11 2001-04-01 United Microelectronics Corp Method of forming metal oxide semiconductor field effect transistor
KR100729923B1 (ko) 2005-03-31 2007-06-18 주식회사 하이닉스반도체 스텝 ｓｔｉ 프로파일을 이용한 낸드 플래쉬 메모리 소자의트랜지스터 형성방법
US8716768B2 (en) 2011-10-20 2014-05-06 Omnivision Technologies, Inc. Transistor with self-aligned channel width
US8956942B2 (en) 2012-12-21 2015-02-17 Stmicroelectronics, Inc. Method of forming a fully substrate-isolated FinFET transistor
US10505038B2 (en) * 2017-09-28 2019-12-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and associated fabricating method
US10510855B2 (en) * 2017-11-14 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor layout to reduce kink effect

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5930633A (en) * 1997-07-23 1999-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated butt-contact process in shallow trench isolation
US6426262B1 (en) * 2000-08-23 2002-07-30 Advanced Micro Devices, Inc. Method of analyzing the effects of shadowing of angled halo implants
CN102208437A (zh) * 2010-03-30 2011-10-05 南亚科技股份有限公司 半导体元件及其制作方法
US20120329218A1 (en) * 2011-06-24 2012-12-27 Huajie Zhou Method for manufacturing semiconductor field effect transistor
US20130161745A1 (en) * 2011-12-21 2013-06-27 International Business Machines Corporation Source-drain extension formation in replacement metal gate transistor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12107162B2 (en) 2020-02-15 2024-10-01 Winbond Electronics Corp. Multi-gate semiconductor structure and method of manufacturing the same
CN113410228A (zh) * 2020-03-16 2021-09-17 华邦电子股份有限公司 多栅极的半导体结构及其制造方法
CN113410228B (zh) * 2020-03-16 2024-03-01 华邦电子股份有限公司 多栅极的半导体结构及其制造方法
WO2023028899A1 (zh) * 2021-08-31 2023-03-09 长江存储科技有限责任公司 半导体器件及其制作方法、nand存储器件

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