CN110838844A - 差分信号转单端信号电路、锁相环和serdes电路 - Google Patents

差分信号转单端信号电路、锁相环和serdes电路 Download PDF

Info

Publication number
CN110838844A
CN110838844A CN201911116906.9A CN201911116906A CN110838844A CN 110838844 A CN110838844 A CN 110838844A CN 201911116906 A CN201911116906 A CN 201911116906A CN 110838844 A CN110838844 A CN 110838844A
Authority
CN
China
Prior art keywords
circuit
differential signal
signal input
differential
switching tube
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911116906.9A
Other languages
English (en)
Other versions
CN110838844B (zh
Inventor
何金国
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hunan Goke Microelectronics Co Ltd
Original Assignee
Hunan Goke Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hunan Goke Microelectronics Co Ltd filed Critical Hunan Goke Microelectronics Co Ltd
Priority to CN201911116906.9A priority Critical patent/CN110838844B/zh
Publication of CN110838844A publication Critical patent/CN110838844A/zh
Application granted granted Critical
Publication of CN110838844B publication Critical patent/CN110838844B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

Landscapes

  • Logic Circuits (AREA)

Abstract

本申请涉及一种差分信号转单端信号电路、锁相环和SERDES电路，当第一差分信号的电压大于第二差分信号的电压，且均大于差分信号输入电路的阈值电压，即当差分信号的逻辑为“1”时，第一开关管将会处于截止状态，对应的电流镜电路与第一差分信号输入端同一侧的半边电路将不会有电流流过。在输入电源电压的钳位作用下，电流镜电路中与第二差分信号输入端同一侧的半边电路流经的电流大于差分信号输入电路中第二差分信号输入端对应的电流，最终使得输出到外部电路的电压被拉高。通过上述电路，不仅能够实现差分信号转单端信号功能，还能保证在输入差分信号的稳定逻辑状态下，具有较低的静态功耗。

Description

差分信号转单端信号电路、锁相环和SERDES电路
技术领域
本申请涉及电路技术领域，特别是涉及一种差分信号转单端信号电路、锁相环和SERDES电路。
背景技术
随着电子技术的飞速发展，高速锁相环(Phase Locked Loop，PLL)电路和高速SERDES(串行器/解串器，SERializer/DESerializer的简称)电路在电子电路中的应用越来越广泛。由于差分信号在信号传输中具有很强的抗电磁干扰能力，在高速PLL的VCO(Voltage Controlled Oscillator，压控振荡器)电路或者高速SERDES电路中，常常采用差分信号转单端信号的电路进行信号传输。
然而，传统的差分信号转单端信号电路在差分输入端IP的电压大于差分输入端IN的电压，也就是输入差分信号逻辑为“1”时，IP输入端对应的半边电路会持续有电流流过。在高速PLL的VCO电路的频率信号，高速SERDES电路的数据信息中，差分信号的逻辑“1”的比例一般都是50％左右。当两者差分信号的逻辑为“1”时，会导致IP输入端对应的半边电路中持续有电流流过，造成大量功耗浪费。
发明内容
基于此，有必要针对传统的差分信号转单端信号电路容易造成大量功耗浪费的问题，提供过一种差分信号转单端信号电路、锁相环和SERDES电路。
一种差分信号转单端信号电路，所述电路包括：电流镜电路、差分信号输入电路和第一开关管，所述差分信号输入电路的第一差分信号输入端用于输入第一差分信号，所述差分信号输入电路的第二差分信号输入端用于输入第二差分信号，所述差分信号输入电路的接地端接地，所述差分信号输入电路的第一差分信号输入端连接所述第一开关管的控制端，所述第一开关管的输入端连接所述电流镜电路的第一输出端，所述第一开关管的输出端连接所述差分信号输入电路的第一端和所述电流镜电路的控制端，所述电流镜电路的输入端用于输入电源电压，所述电流镜电路的第二输出端连接所述差分信号输入电路的第二端，并用于连接外部电路；当所述第一差分信号的电压大于所述第二差分信号的电压，且均大于所述差分信号输入电路的阈值电压时，所述第一开关管处于截止状态。
在一个实施例中，差分信号转单端信号电路还包括负载电容，所述负载电容的一端连接所述差分信号输入电路的第二端，所述负载电容的另一端接地。
在一个实施例中，所述差分信号输入电路为差分对管电路。
在一个实施例中，所述差分对管电路包括第二开关管和第三开关管，所述第二开关管的控制端作为所述第一差分信号输入端，所述第三开关管的控制端作为所述第二差分信号输入端，所述第二开关管的输入端作为所述差分信号输入电路的第一端，所述第三开关管的输入端作为所述差分信号输入电路的第二端，所述第二开关管的输出端和所述第三开关管的输出端连接后作为所述差分信号输入电路的接地端。
在一个实施例中，所述电流镜电路包括第四开关管和第五开关管，所述第四开关管的输入端和所述第五开关管的输入端连接后作为所述电流镜电路的输入端，所述第四开关管的输出端作为所述电流镜电路的第一输出端，所述第五开关管的输出端作为所述电流镜电路的第二输出端，所述第四开关管的控制端和所述第五开关管的控制端连接后作为所述电流镜电路的控制端。
在一个实施例中，所述第一开关管、所述第二开关管、所述第三开关管、所述第四开关管和所述第五开关管均为晶体三极管。
在一个实施例中，所述第一开关管、所述第二开关管、所述第三开关管、所述第四开关管和所述第五开关管均为金属-氧化物-半导体管。
在一个实施例中，所述第二开关管和所述第三开关管为N型金属-氧化物-半导体管，所述第一开关管、所述第四开关管和所述第五开关管为P型金属-氧化物-半导体管。
一种锁相环，所述锁相环的压控振荡器包括上述的差分信号转单端信号电路。
一种SERDES电路，所述SERDES电路包括上述的差分信号转单端信号电路。
上述差分信号转单端信号电路、锁相环和SERDES电路，通过差分信号输入电路输入第一差分信号和第二差分信号，并且第一差分信号输入端还与电流镜电路和差分信号输入电路之间的第一开关管的控制端相连接。当第一差分信号的电压大于第二差分信号的电压，且均大于差分信号输入电路的阈值电压，即当差分信号的逻辑为“1”时，第一开关管将会处于截止状态，对应的电流镜电路与第一差分信号输入端同一侧的半边电路将不会有电流流过。在输入电源电压的钳位作用下，电流镜电路中与第二差分信号输入端同一侧的半边电路流经的电流大于差分信号输入电路中第二差分信号输入端对应的电流，最终使得输出到外部电路的电压被拉高。通过上述电路，不仅能够实现一般差分信号转单端信号电路的差分信号转单端信号功能，还能保证在输入差分信号的稳定逻辑状态下，具有较低的静态功耗。
附图说明
图1为一实施例中差分信号转单端信号电路结构示意图；
图2为另一实施例中差分信号转单端信号电路结构示意图；
图3为又一实施例中差分信号转单端信号电路结构示意图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容的理解更加透彻全面。
请参阅图1，一种差分信号转单端信号电路，包括：电流镜电路10、差分信号输入电路20和第一开关管M1，差分信号输入电路20的第一差分信号输入端用于输入第一差分信号，差分信号输入电路20的第二差分信号输入端用于输入第二差分信号，差分信号输入电路20的接地端接地，差分信号输入电路20的第一差分信号输入端连接第一开关管M1的控制端，第一开关管M1的输入端连接电流镜电路10的第一输出端，第一开关管M1的输出端连接差分信号输入电路20的第一端和电流镜电路10的控制端，电流镜电路10的输入端用于输入电源电压，电流镜电路10的第二输出端连接差分信号输入电路20的第二端，并用于连接外部电路，当第一差分信号的电压大于第二差分信号的电压，且均大于差分信号输入电路20的阈值电压时，第一开关管M1处于截止状态。
具体地，差分信号输入电路20具有两个信号输入端口，分别用于输入第一差分信号和第二差分信号，其中第一差分信号输入端还与第一开关管M1的控制端连接，第一开关管M1的输入端同时与电流镜电路10相连接，因此，可以根据与第一差分信号输入端和第二差分信号输入端之间的连接关系，将差分信号输入电路20分为两部分。根据电流镜电路10的结构可知，电流镜电路10由完全相同的两部分构成，为了便于理解本申请的各个实施例，将电流镜电路中与第一开关管M1连接的部分称为左半边电路，将与之对称的另外一半电路称为右半边电路。在差分信号转单端信号电路中，当第一差分信号与第二差分信号均大于差分信号输入电路20的阈值电压，且第一差分信号的电压大于第二差分信号的电压，即差分逻辑为“1”时，使得差分信号输入电路20中第一差分信号输入端对应的部分导通，第二差分信号输入端对应的部分截止。由于第一开关管M1的导通特性与差分信号输入电路20中开关管的导通特性相反，将会使得第一开关管M1处于截止状态。由于第一开关管M1处于截止状态，电流镜电路10中与第一开关管M1相连接的左半边电路相应的也就不会有电流流过，在输入电源电压的作用下，电流镜电路10的右半边电路中流经的电压与电源电压基本一致，通过设置合适的右半边电路使得流经右半边电路的电流大于差分信号输入电路20中第二差分输入端对应部分的电流，则会使得从电流镜电路10的右半边电路输出至外部电路的电压被拉高。
同样的，当第二差分信号输入端的电压大于第一差分信号输入端的电流，且均大于差分信号输入电路20的阈值电压，即当差分输入逻辑为“0”时，此时第二差分信号输入端对应的部分导通，第一差分信号输入端对应的部分截止，同时第一开关管M1将会处于导通状态，根据电流镜电路10的特性可知流经左半边电路的电流与流经右半边电路的电流一致，且均为0。由于第二差分信号输入端对应的部分导通具有一定的电流通过，而电流镜电路10的右半边电路流经的电流为0，此时则会将差分信号转单端信号电路输出至外部电路的电压拉低。
通过上述实施例中的差分信号转单端信号电路，当差分输入逻辑为“1”时，差分信号输入电路20在实现差分信号转单端信号输出至外部电路进行工作的功能的同时，还能保证在输入差分信号的稳定逻辑状态下，具有较低的静态功耗。同时，采用上述方案构成的差分信号转单端信号电路还具有结构简单、面积较小、成本低和易于实现与集成等优点。
请参阅图2，在一个实施例中，差分信号转单端信号电路还包括负载电容C，，负载电容C的一端连接差分信号输入电路20的第二端，负载电容C的另一端接地。
具体地，在本实施例中，差分信号转单端信号的输出部分还设置有负载电容C，采用负载电容C进行充放电，进一步通过负载电容C将差分信号转单端信号电路输出的单端信号传输至外部电路，具有操作便利性强的优点。
请参阅图3，在一个实施例中，差分信号输入电路20为差分对管电路。
具体地，差分对管也称孪生对管或者一体化差分对管，是通过两只性能参数相同的开关管封装在一起构成的电子器件，在实施例中，通过差分对管实现第一差分信号和第二差分信号的输入操作。应当指出的是，差分信号转单端信号电路中，差分对管电路的数量并不是唯一的，只要能够实现第一差分信号与第二差分信号的输入，并且当第一差分信号与第二差分信号大小不一致时，对应的实现差分输入逻辑为“1”和“0”即可。例如，在一个实施例中，差分信号输入电路20包括一个差分对管电路。
请参阅图3，在一个实施例中，差分对管电路包括第二开关管M2和第三开关管M3，第二开关管M2的控制端作为第一差分信号输入端，第三开关管M3的控制端作为第二差分信号输入端，第二开关管M2的输入端作为差分信号输入电路20的第一端，第三开关管M3的输入端作为差分信号输入电路20的第二端，第二开关管M2的输出端和第三开关管M3的输出端连接后作为差分信号输入电路20的接地端。进一步地，第二开关管M2的输入端连接第一开关管M1的输出端和电流镜电路10的控制端，第二开关管M2的输出端接地，第三开关管M3的输入端连接电流镜电路10的第二输出端和负载电容C的一端，第三开关管M3的输出端接地。
具体地，第二开关管M2和第三开关管M3形成一差分对管，通过第二开关管M2的控制端以及第二开关管M2的控制端分别输入第一差分信号和第二差分信号，根据输入的第一差分信号和第二差分信号的大小，可以使得第二开关管M2或第三开关管M3处于导通状态。即实现上述实施例中第一差分信号输入端对应的部分导通或者第二差分信号输入端对应的部分导通，进而可以实现差分信号转单端信号的输出电压的拉高或者拉低操作。
请参阅图3，在一个实施例中，电流镜电路10包括第四开关管M4和第五开关管M5，第四开关管M4的输入端和第五开关管M5的输入端连接后作为电流镜电路10的输入端，第四开关管M4的输出端作为电流镜电路10的第一输出端，第五开关管M5的输出端作为电流镜电路10的第二输出端，第四开关管M4的控制端和第五开关管M5的控制端连接后作为电流镜电路10的控制端。进一步地，第四开关管M4的输入端连接第五开关管M5的输入端且均用于输入电源电压，第四开关管M4的控制端连接第五开关管M5的控制端和第一开关管M1的输出端，第四开关管M4的输出端连接第一开关管M1的输入端，第五开关管M5的输出端连接第三开关管M3的输入端和负载电容C的一端。
具体地，在本实施例中，电流镜电路10包括镜像设置的第四开关管M4和第五开关管M5，第四开关管M4和第五开关管M5的输入端均用于输入电源电压VDDH，第四开关管M4的控制端连接第五开关管M5的控制端且公共端(node1)连接第一开关管M1的输出端。当第二开关管M2的控制端输入的第一差分信号IP的电压大于第三开关管M3的控制端输入的第二差分信号IN的电压，并且IP与IN均大于第二开关管M2和第三开关管M3的阈值电压(第二开关管M2与第三开关管M3为相同的开关管)，即差分信号逻辑为“1”，此时二开关管将会导通，对应的第一开关管M1处于截止状态。此时流经第四开关管M4的电流I4和流经第二开关管M2的电流I2均为0，对应的node1点处的电压被拉低到0，第五开关管M5的驱动电压与电源电压基本一致，即VsG5≈VVDDH，流经第五开关管M5的电流为I5。通过设置合适型号的第五开关管M5和第四开关管M4，使得流经第五开关管M5的电流I5大于流经第三开关管M3的电流I3，输出端负载电容C的充电电流I_CLOAD＝I5-I3，此时输出端的电压将会被拉高。
当第二差分信号IN的电压大于第一差分信号IP的电压，且均大于第二开关管M2和第三开关管M3的阈值电压时(即差分信号逻辑为“0”)，此时第二开关管M2处于截止状态，对应的第一开关管M1处于导通状态，第三开关管M3处于导通状态。流经第二开关管M2的电流I2与流经第四开关管M4的电流I4相等，且均为0。由于第四开关管M4和第五开关管M5为电流镜连接方式，对应的流经第五开关管M5的电流I5也为0，流经第三开关管M3的电流I3不为0。此时对应的负载电容C的放电电流I_CLOAD＝I3，此时输出至外部电路的电压将会被拉低。
在一个实施例中，第一开关管M1、第二开关管M2、第三开关管M3、第四开关管M4和第五开关管M5均为晶体三极管。
具体地，，晶体三极管也称半导体三极管或双极型晶体管，晶体三极管是通过在一块半导体基片上制作两个相距很近的PN结，两个PN结把整块半导体分成三部分，中间部分是基区，两侧部分是发射区和集电区，排列方式有PNP和NPN两种。采用晶体三极管作为开关管，当晶体三极管接收的信号满足对应的阈值信号时，能够导通进行工作，而当晶体三极管接收的信号不满足对应的阈值信号时，将会处于截止状态。
在一个实施例中，第一开关管M1、第二开关管M2、第三开关管M3、第四开关管M4和第五开关管M5均为金属-氧化物-半导体(Metal Oxide Semiconductor，MOS)管。
具体地，当MOS管的栅极接收到高电平或者低电平信号时，会使得MOS管导通或者关闭，实现开关功能。以NMOS管为例，当NMOS管的栅极输入的信号为高电平信号时，NMOS管导通，PMOS管则是在低电平的时候导通，实现与NMOS管一致的开关功能。可以理解，在实际操作过程中，第一开关管M1、第二开关管M2、第三开挂管、第四开关管M4和第五开关管M5的具体类型并不是唯一的，只要能够在差分信号逻辑为“1”时，将差分信号转单端信号电路的输出电压拉高，当差分信号逻辑为“0”时，将将差分信号转单端信号电路的输出电压拉低即可。应当指出的是，在一个实施例中，由于第二开关管M2和第三开关管M3形成差分对管电路，第四开关管M4和第五开关管M5形成电流镜电路，在选择开关管的型号时，第二开关管M2和第三开关管M3选取型号和参数均一致的开关管，第四开关管M4和第五开关管M5选取型号和参数均一致的开关管。
进一步地，在一个实施例中，第二开关管M2和第三开关管M3为N型金属-氧化物-半导体管，第三开关管M3、第四开关管M4和第五开关管M5为P型金属-氧化物-半导体管。
具体地，在本实施例中，采用高电平导通的NMOS管作为差分对管，对应的采用低电平导通的PMOS管作为第一开关管M1。当第一差分信号的电压大于第二差分信号的电压，并且均大于NMOS管的阈值电压时，第一开关管M1处于截止状态，使得最终差分信号转单端信号电路的输出电压被拉高。应当指出的是，为了满足差分信号逻辑为“1”时，流经第五开关管M5的电流I5大于流经第三开关管M3的电力院I3，应当根据实际应用场景选取适当宽长比大小的第四开关管M4和第五开关管M5，以保证能够将差分信号转单端信号电路的输出电压拉高。应当指出的是，在一个实施例中，请继续参阅图3，第一开关管M1的衬底与外部电源连接，以减小PMOS管的偏衬效应，保持n阱电位比PMOS源漏电位高。
上述差分信号转单端信号电路，通过差分信号输入电路输入第一差分信号和第二差分信号，并且第一差分信号输入端还与电流镜电路和差分信号输入电路之间的第一开关管的控制端相连接。当第一差分信号的电压大于第二差分信号的电压，且均大于差分信号输入电路的阈值电压，即当差分信号的逻辑为“1”时，第一开关管将会处于截止状态，对应的电流镜电路与第一差分信号输入端同一侧的半边电路将不会有电流流过。在输入电源电压的钳位作用下，电流镜电路中与第二差分信号输入端同一侧的半边电路流经的电流大于差分信号输入电路中第二差分信号输入端对应的电流，最终使得输出到外部电路的电压被拉高。通过上述电路，不仅能够实现一般差分信号转单端信号电路的差分信号转单端信号功能，还能保证在输入差分信号的稳定逻辑状态下，具有较低的静态功耗。
一种锁相环，锁相环的压控振荡器包括上述的差分信号转单端信号电路。
具体地，锁相环(phase locked loop)主要包括VCO(压控振荡器)和PLLIC(锁相环集成电路)，是一种利用相位同步产生的电压，去调谐压控振荡器以产生目标频率的负反馈控制系统。差分信号转单端信号电路如图1-3所示，差分信号输入电路20具有两个信号输入端口，分别用于输入第一差分信号和第二差分信号，其中第一差分信号输入端还与第一开关管M1的控制端连接，第一开关管M1的输入端同时与电流镜电路10相连接，因此，可以根据与第一差分信号输入端和第二差分信号输入端之间的连接关系，将差分信号输入电路20分为两部分。根据电流镜电路10的结构可知，电流镜电路10由完全相同的两部分构成，为了便于理解本申请的各个实施例，将电流镜电路中与第一开关管M1连接的部分称为左半边电路，将与之对称的另外一半电路称为右半边电路。在差分信号转单端信号电路中，当第一差分信号与第二差分信号均大于差分信号输入电路20的阈值电压，且第一差分信号的电压大于第二差分信号的电压，即差分逻辑为“1”时，使得差分信号输入电路20中第一差分信号输入端对应的部分导通，第二差分信号输入端对应的部分截止。由于第一开关管M1的导通特性与差分信号输入电路20中开关管的导通特性相反，将会使得第一开关管M1处于截止状态。由于第一开关管M1处于截止状态，电流镜电路10中与第一开关管M1相连接的左半边电路相应的也就不会有电流流过，在输入电源电压的作用下，电流镜电路10的右半边电路中流经的电压与电源电压基本一致，通过设置合适的右半边电路使得流经右半边电路的电流大于差分信号输入电路20中第二差分输入端对应部分的电流，则会使得从电流镜电路10的右半边电路输出至外部电路的电压被拉高。
同样的，当第二差分信号输入端的电压大于第一差分信号输入端的电流，且均大于差分信号输入电路20的阈值电压，即当差分输入逻辑为“0”时，此时第二差分信号输入端对应的部分导通，第一差分信号输入端对应的部分截止，同时第一开关管M1将会处于导通状态，根据电流镜电路10的特性可知流经左半边电路的电流与流经右半边电路的电流一致，且均为0。由于第二差分信号输入端对应的部分导通具有一定的电流通过，而电流镜电路10的右半边电路流经的电流为0，此时则会将差分信号转单端信号电路输出至外部电路的电压拉低。
上述锁相环，通过差分信号输入电路输入第一差分信号和第二差分信号，并且第一差分信号输入端还与电流镜电路和差分信号输入电路之间的第一开关管的控制端相连接。当第一差分信号的电压大于第二差分信号的电压，且均大于差分信号输入电路的阈值电压，即当差分信号的逻辑为“1”时，第一开关管将会处于截止状态，对应的电流镜电路与第一差分信号输入端同一侧的半边电路将不会有电流流过。在输入电源电压的钳位作用下，电流镜电路中与第二差分信号输入端同一侧的半边电路流经的电流大于差分信号输入电路中第二差分信号输入端对应的电流，最终使得差分信号转单端信号电路在逻辑为“1”时输出到外部电路的电压被拉高。通过上述电路，不仅能够实现一般差分信号转单端信号电路的差分信号转单端信号功能，还能保证在输入差分信号的稳定逻辑状态下，具有较低的静态功耗。
一种SERDES电路，SERDES电路包括上述的差分信号转单端信号电路。
具体地，SERDES电路一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。按照结构可将其分为四类，即并行时钟SERDES电路、8B/10B编码SERDES电路、嵌入式时钟SERDES电路和位交错SERDES电路。差分信号转单端信号电路如图1-3所示，差分信号输入电路20具有两个信号输入端口，分别用于输入第一差分信号和第二差分信号，其中第一差分信号输入端还与第一开关管M1的控制端连接，第一开关管M1的输入端同时与电流镜电路10相连接，因此，可以根据与第一差分信号输入端和第二差分信号输入端之间的连接关系，将差分信号输入电路20分为两部分。根据电流镜电路10的结构可知，电流镜电路10由完全相同的两部分构成，为了便于理解本申请的各个实施例，将电流镜电路中与第一开关管M1连接的部分称为左半边电路，将与之对称的另外一半电路称为右半边电路。在差分信号转单端信号电路中，当第一差分信号与第二差分信号均大于差分信号输入电路20的阈值电压，且第一差分信号的电压大于第二差分信号的电压，即差分逻辑为“1”时，使得差分信号输入电路20中第一差分信号输入端对应的部分导通，第二差分信号输入端对应的部分截止。由于第一开关管M1的导通特性与差分信号输入电路20中开关管的导通特性相反，将会使得第一开关管M1处于截止状态。由于第一开关管M1处于截止状态，电流镜电路10中与第一开关管M1相连接的左半边电路相应的也就不会有电流流过，在输入电源电压的作用下，电流镜电路10的右半边电路中流经的电压与电源电压基本一致，通过设置合适的右半边电路使得流经右半边电路的电流大于差分信号输入电路20中第二差分输入端对应部分的电流，则会使得从电流镜电路10的右半边电路输出至外部电路的电压被拉高。
同样的，当第二差分信号输入端的电压大于第一差分信号输入端的电流，且均大于差分信号输入电路20的阈值电压，即当差分输入逻辑为“0”时，此时第二差分信号输入端对应的部分导通，第一差分信号输入端对应的部分截止，同时第一开关管M1将会处于导通状态，根据电流镜电路10的特性可知流经左半边电路的电流与流经右半边电路的电流一致，且均为0。由于第二差分信号输入端对应的部分导通具有一定的电流通过，而电流镜电路10的右半边电路流经的电流为0，此时则会将差分信号转单端信号电路输出至外部电路的电压拉低。
上述SERDES电路，通过差分信号输入电路输入第一差分信号和第二差分信号，并且第一差分信号输入端还与电流镜电路和差分信号输入电路之间的第一开关管的控制端相连接。当第一差分信号的电压大于第二差分信号的电压，且均大于差分信号输入电路的阈值电压，即当差分信号的逻辑为“1”时，第一开关管将会处于截止状态，对应的电流镜电路与第一差分信号输入端同一侧的半边电路将不会有电流流过。在输入电源电压的钳位作用下，电流镜电路中与第二差分信号输入端同一侧的半边电路流经的电流大于差分信号输入电路中第二差分信号输入端对应的电流，最终使得差分信号转单端信号电路在逻辑为“1”时输出到外部电路的电压被拉高。通过上述电路，不仅能够实现一般差分信号转单端信号电路的差分信号转单端信号功能，还能保证在输入差分信号的稳定逻辑状态下，具有较低的静态功耗。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种差分信号转单端信号电路，其特征在于，所述电路包括：电流镜电路、差分信号输入电路和第一开关管，
所述差分信号输入电路的第一差分信号输入端用于输入第一差分信号，所述差分信号输入电路的第二差分信号输入端用于输入第二差分信号，所述差分信号输入电路的接地端接地，所述差分信号输入电路的第一差分信号输入端连接所述第一开关管的控制端，所述第一开关管的输入端连接所述电流镜电路的第一输出端，所述第一开关管的输出端连接所述差分信号输入电路的第一端和所述电流镜电路的控制端，所述电流镜电路的输入端用于输入电源电压，所述电流镜电路的第二输出端连接所述差分信号输入电路的第二端，并用于连接外部电路；
当所述第一差分信号的电压大于所述第二差分信号的电压，且均大于所述差分信号输入电路的阈值电压时，所述第一开关管处于截止状态。
2.根据权利要求1所述的差分信号转单端信号电路，其特征在于，还包括负载电容，所述负载电容的一端连接所述差分信号输入电路的第二端，所述负载电容的另一端接地。
3.根据权利要求2所述的差分信号转单端信号电路，其特征在于，所述差分信号输入电路为差分对管电路。
4.根据权利要求3所述的差分信号转单端信号电路，其特征在于，所述差分对管电路包括第二开关管和第三开关管，所述第二开关管的控制端作为所述第一差分信号输入端，所述第三开关管的控制端作为所述第二差分信号输入端，所述第二开关管的输入端作为所述差分信号输入电路的第一端，所述第三开关管的输入端作为所述差分信号输入电路的第二端，所述第二开关管的输出端和所述第三开关管的输出端连接后作为所述差分信号输入电路的接地端。
5.根据权利要求4所述的差分信号转单端信号电路，其特征在于，所述电流镜电路包括第四开关管和第五开关管，所述第四开关管的输入端和所述第五开关管的输入端连接后作为所述电流镜电路的输入端，所述第四开关管的输出端作为所述电流镜电路的第一输出端，所述第五开关管的输出端作为所述电流镜电路的第二输出端，所述第四开关管的控制端和所述第五开关管的控制端连接后作为所述电流镜电路的控制端。
6.根据权利要求5所述的差分信号转单端信号电路，其特征在于，所述第一开关管、所述第二开关管、所述第三开关管、所述第四开关管和所述第五开关管均为晶体三极管。
7.根据权利要求5所述的差分信号转单端信号电路，其特征在于，所述第一开关管、所述第二开关管、所述第三开关管、所述第四开关管和所述第五开关管均为金属-氧化物-半导体管。
8.根据权利要求7所述的差分信号转单端信号电路，其特征在于，所述第二开关管和所述第三开关管为N型金属-氧化物-半导体管，所述第一开关管、所述第四开关管和所述第五开关管为P型金属-氧化物-半导体管。
9.一种锁相环，其特征在于，所述锁相环的压控振荡器包括权利要求1-8任一项所述的差分信号转单端信号电路。
10.一种SERDES电路，其特征在于，所述SERDES电路包括权利要求1-8任一项所述的差分信号转单端信号电路。
CN201911116906.9A 2019-11-15 2019-11-15 差分信号转单端信号电路、锁相环和serdes电路 Active CN110838844B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911116906.9A CN110838844B (zh) 2019-11-15 2019-11-15 差分信号转单端信号电路、锁相环和serdes电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911116906.9A CN110838844B (zh) 2019-11-15 2019-11-15 差分信号转单端信号电路、锁相环和serdes电路

Publications (2)

Publication Number Publication Date
CN110838844A true CN110838844A (zh) 2020-02-25
CN110838844B CN110838844B (zh) 2023-09-05

Family

ID=69575046

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911116906.9A Active CN110838844B (zh) 2019-11-15 2019-11-15 差分信号转单端信号电路、锁相环和serdes电路

Country Status (1)

Country Link
CN (1) CN110838844B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07162245A (ja) * 1993-12-13 1995-06-23 Nec Corp 増幅回路
US20020149400A1 (en) * 2001-04-16 2002-10-17 Namik Kocaman Low voltage differential to single-ended converter
US20060186965A1 (en) * 2005-01-25 2006-08-24 Stmicroelectronics S.R.I. Differential to single-ended converter
US20060214719A1 (en) * 2005-01-06 2006-09-28 Nec Electronics Corporation Signal conversion circuit
CN102158180A (zh) * 2011-03-28 2011-08-17 浙江大学 一种低功耗开关型运算放大器
US8085067B1 (en) * 2005-12-21 2011-12-27 Cypress Semiconductor Corporation Differential-to-single ended signal converter circuit and method
CN102957386A (zh) * 2011-08-19 2013-03-06 凹凸电子（武汉）有限公司 对电光源进行控制的运算放大器以及电池管理系统

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07162245A (ja) * 1993-12-13 1995-06-23 Nec Corp 増幅回路
US20020149400A1 (en) * 2001-04-16 2002-10-17 Namik Kocaman Low voltage differential to single-ended converter
US20060214719A1 (en) * 2005-01-06 2006-09-28 Nec Electronics Corporation Signal conversion circuit
US20060186965A1 (en) * 2005-01-25 2006-08-24 Stmicroelectronics S.R.I. Differential to single-ended converter
US8085067B1 (en) * 2005-12-21 2011-12-27 Cypress Semiconductor Corporation Differential-to-single ended signal converter circuit and method
CN102158180A (zh) * 2011-03-28 2011-08-17 浙江大学 一种低功耗开关型运算放大器
CN102957386A (zh) * 2011-08-19 2013-03-06 凹凸电子（武汉）有限公司 对电光源进行控制的运算放大器以及电池管理系统

Also Published As

Publication number Publication date
CN110838844B (zh) 2023-09-05

Similar Documents

Publication Publication Date Title
US6819142B2 (en) Circuit for transforming a differential mode signal into a single ended signal with reduced standby current consumption
KR101965788B1 (ko) 단일 종단형 구성가능한 다중 모드 드라이버
US20020089353A1 (en) Current mode logic gates for low-voltage high-speed applications
US20050057315A1 (en) Ring oscillator with peaking stages
JPH06104638A (ja) 電流／電圧制御される高速オッシレータ回路
US6271730B1 (en) Voltage-controlled oscillator including current control element
US10447251B2 (en) Power efficient high speed latch circuits and systems
CN104201880A (zh) 用于锁相环低电压下抗工艺涨落的低电流失配电荷泵电路
US6320422B1 (en) Complementary source coupled logic
US5214317A (en) CMOS to ECL translator with incorporated latch
TW578385B (en) High-speed high-current programmable charge-pump circuit
US8441281B2 (en) Current-mode logic buffer with enhanced output swing
US10291230B2 (en) Level shifter and level shifting method
US20220224336A1 (en) Digital logic compatible inputs in compound semiconductor circuits
US6522711B2 (en) Variable frequency divider circuit
CN109412579B (zh) 电流模式逻辑驱动电路
US7663411B2 (en) Semiconductor device with a logic circuit
US7038495B2 (en) Low jitter high speed CMOS to CML clock converter
US6359465B1 (en) CMOS small signal switchable adjustable impedence terminator network
US6781420B2 (en) Symmetric differential logic circuits
Wang et al. Low Power, 11.8 Gbps 2 7-1 Pseudo-random bit sequence generator in 65 nm standard CMOS
CN110838844B (zh) 差分信号转单端信号电路、锁相环和serdes电路
CN110896338B (zh) 时钟传输模块与网络传输方法
JP3178610B2 (ja) スタティック型ｃｍｏｓ・フリップフロップ回路
JP3178609B2 (ja) スタティック型ｃｍｏｓフリップフロップ回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant