CN110765053A - 一种n-m axi总线控制器及其可配置仲裁机制实现方法 - Google Patents
一种n-m axi总线控制器及其可配置仲裁机制实现方法 Download PDFInfo
- Publication number
- CN110765053A CN110765053A CN201911008970.5A CN201911008970A CN110765053A CN 110765053 A CN110765053 A CN 110765053A CN 201911008970 A CN201911008970 A CN 201911008970A CN 110765053 A CN110765053 A CN 110765053A
- Authority
- CN
- China
- Prior art keywords
- arbitration
- priority
- channel
- slave
- bus controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4031—Coupling between buses using bus bridges with arbitration
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
本发明公开一种N‑M AXI总线控制器及其可配置仲裁机制实现方法,总线控制器包括包括xbus_rgt_cfg模块和xbus_mst_arb模块,xbus_rgt_cfg模块为xbus_mst_arb模块连接的每个主机和每个从机均配置有单独的仲裁优先级向量,所有仲裁优先级向量均可独立配置,每个从机隶属的仲裁优先级向量用于读指令通道和写指令通道的仲裁,其中写数据通道依附于写指令通道,每个主机隶属的仲裁优先级向量用于读数据通道和写响应通道的仲裁。本发明为系统中的每一个主从设备均配置独自隶属的最优仲裁优先级向量,每一个主从设备均可借此实现最优化传输。
Description
技术领域
本发明涉及一种基于可配置仲裁机制的N-M AXI总线控制器及该控制器的可配置仲裁机制实现方法,属于AXI总线技术领域。
背景技术
AXI系统总线是AXI总线系统中的控制器,连接多个AXI MASTER主设备到多个AXISLAVE从设备,实现多个内存映射的设备之间的地址和数据传输。目前系统总线多数采用单地址通道多数据通道的模式,仲裁机制对所有总线控制器内的主从设备是完全相同的:面向从机接口,无法实现多个MASTER主设备的优先级灵活配置;面向主机接口,无法实现多个SLAVE从设备的优先级灵活配置。这种单一优先级配置,限制了AXI总线互联网络中N-M工作模式的灵活性、高效性。
发明内容
针对现有技术的缺陷,本发明提供一种N-M AXI总线控制器及其可配置仲裁机制实现方法,系统中的每一个主从设备,均有隶属的最优仲裁优先级配置,每一个主从设备均可借此实现最优化传输。
为了解决所述技术问题,本发明采用的技术方案是:一种基于配置仲裁机制的N-MAXI总线控制器,包括xbus_rgt_cfg模块和xbus_mst_arb模块,xbus_rgt_cfg是总线控制器的内部配置模块,xbus_mst_arb模块是N-M全互联实现模块,xbus_rgt_cfg模块与xbus_mst_arb模块相连,xbus_mst_arb模块包括N个面向主机的子模块MST_ARB和M个面向从机的子模块SLV_ARB,xbus_rgt_cfg模块为每个MST_ARB连接的主机和每个SLV_ARB连接的从机均配置有单独的仲裁优先级向量,所有仲裁优先级向量均可独立配置,每个从机隶属的仲裁优先级向量用于读指令通道和写指令通道的仲裁,其中写数据通道依附于写指令通道,每个主机隶属的仲裁优先级向量用于读数据通道和写响应通道的仲裁。
进一步的,对于读指令通道、写指令通道、读数据通道和写响应通道,参与仲裁的信号分别为相应通道上FIFO的空满信号。
进一步的,仲裁机制包括固定优先级、轮询优先级和分组优先级,固定优先级情况下,仲裁优先级向量中的每一个元素值均不相同,按照约定,优先级高的申请信号优先选通;轮询优先级情况下,仲裁优先级向量中的每一个元素值均相同,按照当前选通的申请信号来确定下一次申请信号的优先级;分组优先级的情况下,仲裁优先级向量内的元素分为多个优先级组,每组内的元素值相同,组内申请信号按照轮询优先级的方式进行仲裁,组间申请信号按照固定优先级的方式进行仲裁。
进一步的,每个主机均有唯一的TAG信号,主机向从机发送的指令在包含地址信息的基础上增加TAG信号,读数据通道和写响应通道中的TAG信号决定选通申请仲裁的主机;每一个从机均有唯一的地址空间,写指令通道和读指令通道通过地址空间匹配决定选通申请仲裁的从机。
进一步的,还包括xbus_lite_if模块,负责将slave指令和数据转换成lite模式,连接于xbus_mst_arb模块与lite_slv之间。
本发明还公开了一种N-M AXI总线控制器的可配置仲裁机制实现方法,本方法为AXI总线控制器连接的N个主机和M个从机均配置有仲裁优先级向量,所有仲裁优先级向量均可独立配置,每个从机隶属的仲裁优先级向量用于读指令通道和写指令通道的仲裁,其中写数据通道依附于写指令通道,每个主机隶属的仲裁优先级向量用于读数据通道和写响应通道的仲裁。
进一步的,对于读指令通道、写指令通道、读数据通道和写响应通道,参与仲裁的信号分别为相应通道上FIFO的空满信号。
进一步的,仲裁机制包括固定优先级、轮询优先级和分组优先级,固定优先级情况下,仲裁优先级向量中的每一个元素值均不相同,按照约定,优先级高的申请信号优先选通;轮询优先级情况下,仲裁优先级向量中的每一个元素值均相同,按照当前选通的申请信号来确定下一次申请信号的优先级;分组优先级的情况下,仲裁优先级向量内的元素分为多个优先级组,每组内的元素值相同,组内申请信号按照轮询优先级的方式进行仲裁,组间申请信号按照固定优先级的方式进行仲裁。
进一步的,每个主机均有唯一的TAG信号,主机向从机发送的指令在包含地址信息的基础上增加TAG信号,读数据通道和写响应通道中的TAG信号决定选通申请仲裁的主机;每一个从机均有唯一的地址空间,写指令通道和读指令通道通过地址空间匹配决定选通申请仲裁的从机。
进一步的,固定优先级情况下,约定规则为大数优先或者小数优先。
本发明的有益效果:将仲裁应用到AXI每一个通道传输(写数据依赖于写指令通道),多通道间的隔离,便于主机和从机按照工作需求进行最优化传输;
每一个MASTER和SLAVE均实行独立仲裁,对应不同的系统环境,可以灵活配置系统内每一个MASTER和SLAVE的仲裁优先级向量,保证系统总线的灵活性和高带宽;
最大限度的实现了设计重用性,简化了设计复杂度,其中,仲裁执行模块、面向主机模块、面向从机模块均为一次设计多次使用,大幅降低了设计难度;
真正实现了N-M全互联,对应AXI总线特性,实现读写命令通道、读写数据通道、写响应通道分别单独仲裁,通过并行执行,极大的提高了系统总线的传输性能,满足系统总线高性能要求。
附图说明
图1为N-M AXI总线控制器的结构框图;
图2为xbus_mst_arb模块的结构框图;
图3为面向主机的子模块的结构框图;
图4为面向从机的子模块的结构框图。
具体实施方式
实施例1
本实施例公开一种基于可配置仲裁机制的N-M AXI总线控制器,如图1所示,xbus_rgt_cfg模块、xbus_lite_if模块和xbus_mst_arb模块。xbus_rgt_cfg是总线控制的内部配置模块,作为总线控制器中一个广义的SLAVE存在,外部master通过此模块对总线控制器进行功能特性控制,在本发明中实现的每个主从设备的仲裁优先级向量即通过此模块配置后引出给全互联使用;xbus_lite_if是负责将slave指令和数据转换成lite模式,用来和lite_slv对接,仅在外接lite slave时使用;xbus_mst_arb为N-M全互连实现模块,负责仲裁外接master的指令,通过冲裁将总线授权给对应的master,将指令做针对性处理后发送给对应slave。
实现可配置仲裁机制时,xbus_rgt_cfg模块为每个MST_ARB连接的主机和每个SLV_ARB连接的从机均配置有单独的仲裁优先级向量,所有仲裁优先级向量均可独立配置,每个从机隶属的仲裁优先级向量用于读指令通道和写指令通道的仲裁,其中写数据通道依附于写指令通道,每个主机隶属的仲裁优先级向量用于读数据通道和写响应通道的仲裁。
如图2所示,xbus_mst_arb主要由N个面向主机的子模块MST_ARB和M个面向从机的子模块SLV_ARB构成。
对于MST_ARB,如图3所示,MST_ARBn仲裁所使用的仲裁优先级向量为对应MASTER的MVn(y1, y2, …,ym),主要用于写响应通道BRESP和读数据通道RD_DATA,仲裁通过arb_gen的子模块完成,靠仲裁输出信号来选通对应的SLAVE通道。BRESP通道上arb_gen的参与仲裁信号为SLV_ARB里BRESP通道上fifo的空满信号,RD_DATA通道上arb_gen的参与仲裁信号为SLV_ARB里RD_DATA通道上的fifo空满信号。
对于SLV_ARB,如图4所示,SLV_ARBm仲裁所使用的仲裁优先级向量为对应SLAVE的SVm(x1, x2, …,xn),主要用于写指令通道(写数据通道)WR_CMD和读指令通道RD_CMD,仲裁通过arb_gen的子模块完成,靠仲裁输出信号来选通对应的MASTER通道。对于WR_CMD通道的arb_gen,参与仲裁的信号为WR_CMD通道上fifo的空满信号,对于RD_CMD通道的arb_gen,参与仲裁的信号为RD_CMD通道上fifo的空满信号。
实际设计中,每个MASTER均有唯一的TAG信号,主机向从机发送的指令在包含地址信息的基础上增加TAG信号,读数据通道和写响应通道中的TAG决定选通向哪一个MASTER申请仲裁,每一个SLAVE均有唯一的地址空间,写指令通道和读指令通道空地址空间匹配来决定选通哪一个SLAVE的申请仲裁。多通道的独立仲裁,不仅实现了读写指令的隔离,也可以使MASTER按照自己工作需求来决定先完成哪个从机的读操作。
arb_gen为仲裁实现模块,仲裁机制可以为固定优先级、轮询和分组优先级,具体工作中通过xbus_rft_cfg模块输出的仲裁优先级向量决定具体的仲裁机制。固定优先级的情况,仲裁优先级向量内的每一个元素值均不相同,按照既定的大数优先或小数优先的约定,有优先级高的申请信号,优先选通;轮询优先级的情况,仲裁优先级向量内的每一个元素值均相同,按照当前选通的申请信号来确定下一次申请信号的优先级;分组优先级的情况,仲裁优先级向量内的元素值相同的处于同一优先级组,组内申请信号按照轮选进行仲裁,组间申请信号按照固定优先级的方式进行仲裁。
实施例2
本实施例公开一种N-M AXI总线控制器的可配置仲裁机制的实现方法,本方法为AXI总线控制器连接的N个主机和M个从机均配置有仲裁优先级向量,所有仲裁优先级向量均可独立配置,每个从机隶属的仲裁优先级向量用于读指令通道和写指令通道的仲裁,其中写数据通道依附于写指令通道,每个主机隶属的仲裁优先级向量用于读数据通道和写响应通道的仲裁。
本实施例中,对于读指令通道、写指令通道、读数据通道和写响应通道,参与仲裁的信号分别为相应通道上FIFO的空满信号。具体的,BRESP通道上的参与仲裁信号为SLV_ARB里BRESP通道上fifo的空满信号,RD_DATA通道上的参与仲裁信号为SLV_ARB里RD_DATA通道上的fifo空满信号。WR_CMD通道参与仲裁的信号为WR_CMD通道上fifo的空满信号,RD_CMD通道参与仲裁的信号为RD_CMD通道上fifo的空满信号。
本实施例中,仲裁机制包括固定优先级、轮询优先级和分组优先级,固定优先级情况下,仲裁优先级向量中的每一个元素值均不相同,按照大数优先或者小数优先的约定,优先级高的申请信号优先选通。
轮询优先级情况下,仲裁优先级向量中的每一个元素值均相同,按照当前选通的申请信号来确定下一次申请信号的优先级。比如当前执行任务为从机0,如果从机1、从机2、从机3均发来申请信号,则按照轮询原则确定下次执行任务的为主机1.
分组优先级的情况下,仲裁优先级向量内的元素分为多个优先级组,每组内的元素值相同,组内申请信号按照轮询优先级的方式进行仲裁,组间申请信号按照固定优先级的方式进行仲裁。
本实施例中,每个主机均有唯一的TAG信号,主机向从机发送的指令在包含地址信息的基础上增加TAG信号,读数据通道和写响应通道中的TAG信号决定选通申请仲裁的主机;每一个从机均有唯一的地址空间,写指令通道和读指令通道通过地址空间匹配决定选通申请仲裁的从机。
以上描述的仅是本发明的基本原理和优选实施例,本领域技术人员根据本发明做出的改进和替换,属于本发明的保护范围。
Claims (10)
1.一种基于可配置仲裁机制的N-M AXI总线控制器,其特征在于:包括xbus_rgt_cfg模块和xbus_mst_arb模块,xbus_rgt_cfg是总线控制器的内部配置模块,xbus_mst_arb模块是N-M全互联实现模块,xbus_rgt_cfg模块与xbus_mst_arb模块相连,xbus_mst_arb模块包括N个面向主机的子模块MST_ARB和M个面向从机的子模块SLV_ARB,xbus_rgt_cfg模块为每个MST_ARB连接的主机和每个SLV_ARB连接的从机均配置有单独的仲裁优先级向量,所有仲裁优先级向量均可独立配置,每个从机隶属的仲裁优先级向量用于读指令通道和写指令通道的仲裁,其中写数据通道依附于写指令通道,每个主机隶属的仲裁优先级向量用于读数据通道和写响应通道的仲裁。
2.根据权利要求6所述的基于可配置仲裁机制的N-M总线控制器,其特征在于:对于读指令通道、写指令通道、读数据通道和写响应通道,参与仲裁的信号分别为相应通道上FIFO的空满信号。
3.根据权利要求6所述的基于可配置仲裁机制的N-M AXI总线控制器,其特征在于:仲裁机制包括固定优先级、轮询优先级和分组优先级,固定优先级情况下,仲裁优先级向量中的每一个元素值均不相同,按照约定,优先级高的申请信号优先选通;轮询优先级情况下,仲裁优先级向量中的每一个元素值均相同,按照当前选通的申请信号来确定下一次申请信号的优先级;分组优先级的情况下,仲裁优先级向量内的元素分为多个优先级组,每组内的元素值相同,组内申请信号按照轮询优先级的方式进行仲裁,组间申请信号按照固定优先级的方式进行仲裁。
4.根据权利要求6所述的基于可配置仲裁机制的N-M AXI总线控制器,其特征在于:每个主机均有唯一的TAG信号,主机向从机发送的指令在包含地址信息的基础上增加TAG信号,读数据通道和写响应通道中的TAG信号决定选通申请仲裁的主机;每一个从机均有唯一的地址空间,写指令通道和读指令通道通过地址空间匹配决定选通申请仲裁的从机。
5.根据权利要求6所述的基于可配置仲裁机制的N-M AXI总线控制器,其特征在于:还包括xbus_lite_if模块,负责将slave指令和数据转换成lite模式,连接于xbus_mst_arb模块与lite_slv之间。
6.一种N-M AXI总线控制器的可配置仲裁机制实现方法,其特征在于:本方法为AXI总线控制器连接的N个主机和M个从机均配置有仲裁优先级向量,所有仲裁优先级向量均可独立配置,每个从机隶属的仲裁优先级向量用于读指令通道和写指令通道的仲裁,其中写数据通道依附于写指令通道,每个主机隶属的仲裁优先级向量用于读数据通道和写响应通道的仲裁。
7.根据权利要求1所述的N-M AXI总线控制器的可配置仲裁机制实现方法,其特征在于:对于读指令通道、写指令通道、读数据通道和写响应通道,参与仲裁的信号分别为相应通道上FIFO的空满信号。
8.根据权利要求1所述的N-M AXI总线控制器的可配置仲裁机制实现方法,其特征在于:仲裁机制包括固定优先级、轮询优先级和分组优先级,固定优先级情况下,仲裁优先级向量中的每一个元素值均不相同,按照约定,优先级高的申请信号优先选通;轮询优先级情况下,仲裁优先级向量中的每一个元素值均相同,按照当前选通的申请信号来确定下一次申请信号的优先级;分组优先级的情况下,仲裁优先级向量内的元素分为多个优先级组,每组内的元素值相同,组内申请信号按照轮询优先级的方式进行仲裁,组间申请信号按照固定优先级的方式进行仲裁。
9.根据权利要求1所述的N-M AXI总线控制器的可配置仲裁机制实现方法,其特征在于:每个主机均有唯一的TAG信号,主机向从机发送的指令在包含地址信息的基础上增加TAG信号,读数据通道和写响应通道中的TAG信号决定选通申请仲裁的主机;每一个从机均有唯一的地址空间,写指令通道和读指令通道通过地址空间匹配决定选通申请仲裁的从机。
10.根据权利要求3所述的N-M AXI总线控制器的可配置仲裁机制实现方法,其特征在于:固定优先级情况下,约定规则为大数优先或者小数优先。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201911008970.5A CN110765053B (zh) | 2019-10-23 | 2019-10-23 | 一种n-m axi总线控制器及其可配置仲裁机制实现方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201911008970.5A CN110765053B (zh) | 2019-10-23 | 2019-10-23 | 一种n-m axi总线控制器及其可配置仲裁机制实现方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110765053A true CN110765053A (zh) | 2020-02-07 |
CN110765053B CN110765053B (zh) | 2023-03-10 |
Family
ID=69332998
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201911008970.5A Active CN110765053B (zh) | 2019-10-23 | 2019-10-23 | 一种n-m axi总线控制器及其可配置仲裁机制实现方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN110765053B (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110674075A (zh) * | 2019-09-27 | 2020-01-10 | 山东华芯半导体有限公司 | 一种axi总线广播机制的实现方法和系统 |
CN111639044A (zh) * | 2020-05-22 | 2020-09-08 | 中国人民解放军国防科技大学 | 一种支持中断优先级轮询仲裁派发的方法和装置 |
CN114253884A (zh) * | 2022-03-01 | 2022-03-29 | 四川鸿创电子科技有限公司 | 基于fpga的多主对多从访问仲裁方法、系统及存储介质 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004078508A (ja) * | 2002-08-16 | 2004-03-11 | Nec Micro Systems Ltd | バス調停回路、バス調停方法およびそのプログラム |
CN101013407A (zh) * | 2007-02-05 | 2007-08-08 | 北京中星微电子有限公司 | 支持多总线多类型存储器的内存仲裁实现系统和方法 |
CN102231142A (zh) * | 2011-07-21 | 2011-11-02 | 浙江大学 | 一种带有仲裁器的多通道dma控制器 |
CN105068951A (zh) * | 2015-07-27 | 2015-11-18 | 中国科学院自动化研究所 | 一种具有非等时传输结构的片上系统总线 |
CN109271335A (zh) * | 2018-07-24 | 2019-01-25 | 上海威固信息技术股份有限公司 | 一种多通道数据源ddr缓存的fpga实现方法 |
-
2019
- 2019-10-23 CN CN201911008970.5A patent/CN110765053B/zh active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004078508A (ja) * | 2002-08-16 | 2004-03-11 | Nec Micro Systems Ltd | バス調停回路、バス調停方法およびそのプログラム |
CN101013407A (zh) * | 2007-02-05 | 2007-08-08 | 北京中星微电子有限公司 | 支持多总线多类型存储器的内存仲裁实现系统和方法 |
CN102231142A (zh) * | 2011-07-21 | 2011-11-02 | 浙江大学 | 一种带有仲裁器的多通道dma控制器 |
CN105068951A (zh) * | 2015-07-27 | 2015-11-18 | 中国科学院自动化研究所 | 一种具有非等时传输结构的片上系统总线 |
CN109271335A (zh) * | 2018-07-24 | 2019-01-25 | 上海威固信息技术股份有限公司 | 一种多通道数据源ddr缓存的fpga实现方法 |
Non-Patent Citations (2)
Title |
---|
YUFENG LIN,ZHANGQIN HUANG,SHUO ZHANG: "Design and Implementation of Multiport Ethernet Data Arbiter Based AXI4-Stream" * |
肖福明: "高密度计算与多核系统设计技术研究" * |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110674075A (zh) * | 2019-09-27 | 2020-01-10 | 山东华芯半导体有限公司 | 一种axi总线广播机制的实现方法和系统 |
CN111639044A (zh) * | 2020-05-22 | 2020-09-08 | 中国人民解放军国防科技大学 | 一种支持中断优先级轮询仲裁派发的方法和装置 |
CN111639044B (zh) * | 2020-05-22 | 2022-05-03 | 中国人民解放军国防科技大学 | 一种支持中断优先级轮询仲裁派发的方法和装置 |
CN114253884A (zh) * | 2022-03-01 | 2022-03-29 | 四川鸿创电子科技有限公司 | 基于fpga的多主对多从访问仲裁方法、系统及存储介质 |
CN114253884B (zh) * | 2022-03-01 | 2022-05-10 | 四川鸿创电子科技有限公司 | 基于fpga的多主对多从访问仲裁方法、系统及存储介质 |
Also Published As
Publication number | Publication date |
---|---|
CN110765053B (zh) | 2023-03-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN110765053B (zh) | 一种n-m axi总线控制器及其可配置仲裁机制实现方法 | |
US10198382B2 (en) | 12C bus controller slave address register and command FIFO buffer | |
CN108345555B (zh) | 基于高速串行通信的接口桥接电路及其方法 | |
CN103714027A (zh) | 一种直接内存存取控制器的数据传输方法及装置 | |
EP3311287B1 (en) | Integrated circuit inputs and outputs | |
CN103814367A (zh) | 具有通过用于串行芯片间数据传输的物理传输路径的逻辑多通道通信的通信装置 | |
CN201583943U (zh) | 音频soc芯片的高效低功耗dma的ip结构 | |
EP3382567B1 (en) | Multiple storage devices implemented using a common connector | |
US7669190B2 (en) | Method and system for efficiently recording processor events in host bus adapters | |
US8090893B2 (en) | Input output control apparatus with a plurality of ports and single protocol processing circuit | |
WO2012157103A1 (ja) | マルチルートスイッチ、計算機、及び計算機間通信方法 | |
JP2009282917A (ja) | サーバ間通信機構及びコンピュータシステム | |
CN112867998A (zh) | 运算加速器、交换器、任务调度方法及处理系统 | |
US20070208896A1 (en) | Interrupt Scheme for Bus Controller | |
EP2300925B1 (en) | System to connect a serial scsi array controller to a storage area network | |
CN112817774B (zh) | 用于片上网络中的事务广播的系统和方法 | |
RU158939U1 (ru) | Контроллер периферийных интерфейсов (кпи-2) | |
KR20070024600A (ko) | 호스트 제어기 및 그 동작 방법 | |
JP4930554B2 (ja) | 入出力制御装置 | |
US6941408B2 (en) | Bus interface system with two separate data transfer interfaces | |
US20120260013A1 (en) | KVM switcher (Multi-computer switcher) with integrated parallel transmission, serial peripheral interface and universal serial bus | |
US10853287B2 (en) | Information processing system, semiconductor integrated circuit, and information processing method | |
US6973524B1 (en) | Interface for bus independent core | |
RU2638781C2 (ru) | Способ организации прямого доступа в память при передаче информации между физическими объектами | |
CN117435538A (zh) | 一种PCIe转SRIO的桥接系统 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |