CN110750345A - 一种数字孪生系统复杂任务高效调度系统 - Google Patents

Abstract

本发明公开了一种数字孪生系统复杂任务高效调度系统，该系统适用于Xilinx公司Virtex‑5系列FPGA芯片，包括：设计数字孪生系统复杂任务属性定义模块，该模块从任务的资源占用、到达时刻、执行时间、截止时刻四个方面完成任务属性定义；设计数字孪生系统复杂任务调度双缓存模块，该模块完成对分批到达任务的缓存，以便在同一时刻计算它们的调度优先级，并在一定调度次数约束下完成前次调度失败任务的再调度；设计数字孪生系统复杂任务可调度性判断模块，该模块完成任务的调度优先级计算，并按照调度优先级高低进行任务调度。本发明能够在一定程度上解决紧急任务无法被立即调度的问题，提高数字孪生系统复杂任务调度效率。

Description

一种数字孪生系统复杂任务高效调度系统

技术领域

本发明属于电子工程和计算机科学领域，具体涉及一种数字孪生系统复杂任务高效调度系统。

背景技术

基于数字孪生驱动的设备健康管控、工艺仿真分析、产线运行状态监控等技术得到国内外学者、企业、院所的广泛研究，目前已处于实际应用阶段，可以看出数字孪生技术的应用对促进智能制造的发展起到了积极推动作用。数字孪生中的关键使能技术之一就是数据、模型的融合，制造底层异构设备、产线间数据的融合，以及不同设备模型(主要指三维模型背后的某种行为、规则、物理约束条件)的融合是一个十分复杂的系统，包括不同协议、不同接口数据的融合，设备机械特性、热特性、材质特性、工艺约束等的模型融合，如何实现数据、模型融合的加速是值得思考的。本发明基于FPGA技术，从数字孪生系统中复杂任务的调度着手，探寻一种能够提高复杂任务调度效率的方法，尽量减少任务调度失败的可能性。为此，本发明公开了一种数字孪生系统复杂任务高效调度系统，该系统适用于Xilinx公司Virtex-5系列FPGA芯片，能够在一定程度上解决紧急任务无法被立即调度的问题，提高数字孪生系统复杂任务调度效率。

发明内容

本发明要解决的技术问题为：提供一种数字孪生系统复杂任务高效调度系统，该系统涵盖了数字孪生系统复杂任务属性定义模块设计、数字孪生系统复杂任务调度双缓存模块设计、数字孪生系统复杂任务可调度性判断模块设计，够在一定程度上解决紧急任务无法被立即调度的问题，提高数字孪生系统复杂任务调度效率。

本发明解决其技术问题是采取以下技术方案实现的：一种数字孪生系统复杂任务高效调度系统，包括：

数字孪生系统复杂任务属性定义模块，从任务的资源占用、到达时刻、执行时间、截止时刻四个方面完成任务属性定义，具体实现如下：

①硬件资源占用r_i：该属性定义了任务在FPGA上运行所需要的硬件资源大小，该硬件资源在FPGA上表现为矩形；

②到达时刻a_i：该属性定义了任务到达调度器等待被调度的时刻，调度器是数字孪生系统复杂任务调度双缓存模块中的一级缓存；

③执行时间e_i：该属性定义了任务执行需要的时间；

④截止时刻d_i：该属性定义了任务在调度器中等待被调度的过程中，允许等待的最大时刻；

数字孪生系统复杂任务调度双缓存模块，包括：

①一级缓存：实现对分批到达任务的缓存，以便在同一时刻计算它们的调度优先级；

②二级缓存：将前次调度失败的任务存入二级缓存，当该任务调度失败计数满足一定条件时，将该任务存入一级缓存进行再调度；

数字孪生系统复杂任务可调度性判断模块，其完成任务的调度优先级计算，并按照调度优先级高低进行任务调度，具体实现如下：

①将每个任务表示为Task_i，每个任务的调度计数表示为s_i，初始化s_i为0，其中i表示数字孪生系统复杂任务调度双缓存模块中一级缓存中任务的编号；

②数字孪生系统复杂任务调度双缓存模块中一级缓存开始接收任务，当任务数量大于等于设定值1时，开始计算一级缓存中前n个任务的调度优先级；

③将每个任务的调度优先级表示为P(Task_i,d_i,e_i,a_i,t)，其中t表示开始同时计算一级缓存中前n个任务调度优先级的时刻；P(Task_i,d_i,e_i,a_i,t)＝1/(d_i-e_i-(t-a_i))，其中t-a_i表示该任务在一级缓存中的等待时间；

④在完成一级缓存中前n个任务调度优先级的计算后，按照调度优先级高低进行排序；

⑤如果当前FPGA硬件资源满足任务Task_i需求，将任务Task_i调度到FPGA运行，执行⑦；否则，执行⑥；

⑥当调度计数s_i小于等于设定值2时，将任务Task_i存入二级缓存，且调度计数s_i加1；否则，任务Task_i调度失败，将其删除，并将调度计数s_i清零；

⑦如果一级缓存中前n个任务调度完毕，则将二级缓存中调度优先级最高的任务存入一级缓存，返回②；否则，返回④。

本发明设计的一种数字孪生系统复杂任务高效调度系统适用于Xilinx公司Virtex-5系列FPGA芯片。

本发明与现有技术相比的优点在于：

(1)将数字孪生系统中复杂任务的调度与FPGA结合，利用FPGA高度硬件并行特性完成复杂任务的调度，提高调度实时性；

(2)在给任务进行属性定义的前提下，计算每个任务动态的调度优先级，并设计了两级调度缓存，在一定程度上解决了紧急任务无法被立即调度的问题，提高数字孪生系统复杂任务调度效率。

附图说明

图1为本发明的结构框图；

图2任务在FPGA上的调度实例1；

图3任务在FPGA上的调度实例2。

具体实施方式

下面结合附图对本发明做进一步详细的描述。

本发明涉及一种数字孪生系统复杂任务高效调度系统，适用于Xilinx公司Virtex-5系列FPGA芯片。在数字孪生技术在智能制造中的积极作用的前提下，数字孪生关键使能技术中的数据、模型融合是一个复杂的系统任务，涉及到制造底层异构设备、产线间数据的融合，以及不同设备模型(主要指三维模型背后的某种行为、规则、物理约束条件)的融合，包括不同协议、不同接口数据的融合，设备机械特性、热特性、材质特性、工艺约束等的模型融合。从复杂任务调度角度出发，本发明公开的系统包括数字孪生系统复杂任务属性定义模块设计、数字孪生系统复杂任务调度双缓存模块设计、数字孪生系统复杂任务可调度性判断模块设计，能够在一定程度上解决紧急任务无法被立即调度的问题，提高数字孪生系统复杂任务调度效率。

根据本发明的一个实施例，如图1所示的结构框图，图2为任务在FPGA上的调度实例1，图3为任务在FPGA上的调度实例2：

(1)图1中的1表示数字孪生系统复杂任务属性定义模块，具体实现如下：

①硬件资源占用r_i：该属性定义了任务在FPGA上运行所需要的硬件资源大小，该硬件资源在FPGA上表现为矩形；

②到达时刻a_i：该属性定义了任务到达调度器等待被调度的时刻，对于本发明而言，调度器是数字孪生系统复杂任务调度双缓存模块中的一级缓存；

③执行时间e_i：该属性定义了任务执行需要的时间；

④截止时刻d_i：该属性定义了任务在调度器中等待被调度的过程中，允许等待的最大时刻；

根据数字孪生系统复杂任务属性定义模块的设计，定义三个任务的属性，如表1所示。

表1任务片调度属性实例

假定现有4×4资源的FPGA重构域，该重构域表示的是FPGA中供任务运行的区域。

如图2所示，到达时刻1时Task₁到达，此时随即对其进行调度，FPGA有足够的硬件资源，Task₁执行完的时刻为12，小于截止时刻，Task₁可调度；到达时刻2时Task₂到达，此时Task₁还在执行当中，其占据的硬件资源无法被释放，FPGA依然有足够的硬件资源，Task₂执行完的时刻为8，小于截止时刻，Task₂可调度；到达时刻3时Task₃到达，此时Task₁和Task₂还在执行中，它们占据的硬件资源无法被释放，FPGA没有足够的硬件资源，Task₃需要等待Task₂执行完，但是当Task₂执行完后，此时为时刻8，说明Task₃等待了5个时刻，加上Task₃需要执行5个时刻，其执行完后的时刻为10，大于其截止时刻，Task₃调度失败。

(2)图1中的2表示数字孪生系统复杂任务调度双缓存模块，具体实现如下：

①一级缓存：实现对分批到达任务的缓存，以便在同一时刻计算它们的调度优先级；

②二级缓存：将前次调度失败的任务存入二级缓存，当该任务调度失败计数满足一定条件时，将该任务存入一级缓存进行再调度；

可以根据缓存中需要存入的任务的大小设计一级缓存和二级缓存的大小。

(3)图1中的3表示数字孪生系统复杂任务可调度性判断模块，具体实现如下：

①将每个任务表示为Task_i，每个任务的调度计数表示为s_i，初始化s_i为0，其中i表示数字孪生系统复杂任务调度双缓存模块中一级缓存中任务的编号；

②数字孪生系统复杂任务调度双缓存模块中一级缓存开始接收任务，当任务数量大于等于设定值1时，开始计算一级缓存中前n个任务的调度优先级；

③将每个任务的调度优先级表示为P(Task_i,d_i,e_i,a_i,t)，其中t表示开始同时计算一级缓存中前n个任务调度优先级的时刻；P(Task_i,d_i,e_i,a_i,t)＝1/(d_i-e_i-(t-a_i))，其中t-a_i表示该任务在一级缓存中的等待时间；

④在完成一级缓存中前n个任务调度优先级的计算后，按照调度优先级高低进行排序；

⑤如果当前FPGA硬件资源满足任务Task_i需求，将任务Task_i调度到FPGA运行，执行⑦；否则，执行⑥；

⑥当调度计数s_i小于等于设定值2时，将任务Task_i存入二级缓存，且调度计数s_i加1；否则，任务Task_i调度失败，将其删除，并将调度计数s_i清零；

⑦如果一级缓存中前n个任务调度完毕，则将二级缓存中调度优先级最高的任务存入一级缓存，返回②；否则，返回④。

图2中的Task₃为了得到足够的硬件资源，其在等待中错失了执行时机，根据数字孪生系统复杂任务可调度性判断模块的设计，则有：在到达时刻3时对Task₁、Task₂、Task₃同时计算优先级，有P(Task₁,d₁,e₁,a₁,3)＝1/2，P(Task₂,d₂,e₂,a₂,3)＝1/6，P(Task₃,d₃,e₃,a₃,3)＝1/4，所以任务调度的顺序为Task₁、Task₃、Task₂，如图3所示。具体解释如下：到达时刻3时Task₃到达，此时Task₁还在执行当中，其占据的硬件资源无法被释放，但FPGA依然有足够的硬件资源，Task₃执行完的时刻为8，小于截止时刻，Task₃可调度；到达时刻2时Task₂到达，此时FPGA没有足够的硬件资源，Task₂处于等待中，Task₃执行完的时刻为8，说明Task₂等待了6个时间单位，加上Task₂需要执行6个时间单位，其执行完后的时刻为13，满足截止时刻，Task₂调度成功。

综上所述，本发明公开了一种数字孪生系统复杂任务高效调度系统，包括数字孪生系统复杂任务属性定义模块设计、数字孪生系统复杂任务调度双缓存模块设计、数字孪生系统复杂任务可调度性判断模块设计，够在一定程度上解决紧急任务无法被立即调度的问题，提高数字孪生系统复杂任务调度效率。

本发明说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (2)

1.一种数字孪生系统复杂任务高效调度系统，其特征在于，包括：

数字孪生系统复杂任务属性定义模块，从任务的资源占用、到达时刻、执行时间、截止时刻四个方面完成任务属性定义，具体实现如下：

①硬件资源占用r_i：该属性定义了任务在FPGA上运行所需要的硬件资源大小，该硬件资源在FPGA上表现为矩形；

②到达时刻a_i：该属性定义了任务到达调度器等待被调度的时刻，调度器是数字孪生系统复杂任务调度双缓存模块中的一级缓存；

③执行时间e_i：该属性定义了任务执行需要的时间；

④截止时刻d_i：该属性定义了任务在调度器中等待被调度的过程中，允许等待的最大时刻；

数字孪生系统复杂任务调度双缓存模块，包括：

①一级缓存：实现对分批到达任务的缓存，以便在同一时刻计算它们的调度优先级；

②二级缓存：将前次调度失败的任务存入二级缓存，当该任务调度失败计数满足一定条件时，将该任务存入一级缓存进行再调度；

数字孪生系统复杂任务可调度性判断模块，其完成任务的调度优先级计算，并按照调度优先级高低进行任务调度，具体实现如下：

①将每个任务表示为Task_i，每个任务的调度计数表示为s_i，初始化s_i为0，其中i表示数字孪生系统复杂任务调度双缓存模块中一级缓存中任务的编号；

②数字孪生系统复杂任务调度双缓存模块中一级缓存开始接收任务，当任务数量大于等于设定值1时，开始计算一级缓存中前n个任务的调度优先级；

③将每个任务的调度优先级表示为P(Task_i,d_i,e_i,a_i,t)，其中t表示开始同时计算一级缓存中前n个任务调度优先级的时刻；P(Task_i,d_i,e_i,a_i,t)＝1/(d_i-e_i-(t-a_i))，其中t-a_i表示该任务在一级缓存中的等待时间；

④在完成一级缓存中前n个任务调度优先级的计算后，按照调度优先级高低进行排序；

⑤如果当前FPGA硬件资源满足任务Task_i需求，将任务Task_i调度到FPGA运行，执行⑦；否则，执行⑥；

⑥当调度计数s_i小于等于设定值2时，将任务Task_i存入二级缓存，且调度计数s_i加1；否则，任务Task_i调度失败，将其删除，并将调度计数s_i清零；

⑦如果一级缓存中前n个任务调度完毕，则将二级缓存中调度优先级最高的任务存入一级缓存，返回②；否则，返回④。

2.如权利要求1所述的一种数字孪生系统复杂任务高效调度系统，其特征在于：

所述的系统适用于Xilinx公司Virtex-5系列FPGA芯片。

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