CN110718263A - 芯片访存通路的高效分段测试系统、方法 - Google Patents

芯片访存通路的高效分段测试系统、方法 Download PDF

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Abstract

芯片访存通路的高效分段测试系统、方法，计算机体系结构与处理器微结构设计技术领域。系统包括存储控制器和存储器；存储控制器在其内部设有测试存储器、微操作控制器、IO寄存器，测试存储器用于模拟存储器的读、写延迟行为。方法包括步骤S01,存储控制器发送维护访问请求或CPU访问请求给存储器，检测存储器的访存通路能正常访问，执行步骤S02,不能正常访问，执行步骤S03；步骤S02,存储控制器在测试模式下与测试存储器进行读写数据模式测试；步骤S03，IO寄存器触发微操作控制器工作，微操作控制器发送命令给存储器，用于测试并定位访存通路存在的问题。本发明便于定位芯片访存通路问题，加速芯片的访存通路调试过程，还可实现多种DDR4流程的调试工作。

Description

芯片访存通路的高效分段测试系统、方法
技术领域
本发明属于计算机体系结构与处理器微结构设计技术领域，具体涉及一种芯片访存通路的高效分段测试系统、方法。
背景技术
随着摩尔定律的推动，芯片上集成的晶体管数量急剧增加，芯片逻辑越来越复杂，访存通路也随着越来越长。另一方面，由于DDR存储器的发展，存储器密度越来越高，速率越来越快，DDR存储器技术越来越复杂。这些因素综合在一起使得访存通路的测试越来越复杂。
常规的访存通路测试是利用CPU核心或者维护命令发出访存请求，如先发写请求，然后发读请求，最后比较写入的数据和读出的数据是否相等来判断访存通路是否有问题。然而由于访存通路的深度非常深，在前期调试中，一旦出现比较不一致的问题，要定位出问题原因非常困难。
发明专利申请 CN201611122146.9公开了基于自动测试设备的MRAM存储器的测试方法，并具体公开了方法包括：步骤S1，将自动测试设备与MARM存储器电连接；步骤S2，对MRAM存储器进行全芯片存储单元读写功能验证；步骤S3，根据MARM存储器工作参数设定要求，对MARM存储器进行直流参数验证和交流参数验证。该发明能够发现MARM存储器的故障，但无法定位访存通路的问题。
发明内容
本发明针对现有技术存在的问题，提出了一种芯片访存通路的高效分段测试系统、方法，能定位芯片访存通路问题，加速芯片访存通路调试过程。
本发明是通过以下技术方案得以实现的：
本发明提供一种芯片访存通路的高效分段测试系统，芯片访存通路的高效分段测试系统，包括存储控制器和存储器；所述存储控制器在其内部设有：测试存储器，用于模拟存储器的读、写延迟行为；微操作控制器，用于发送命令给存储器；以及 IO寄存器，用于控制微操作控制器执行命令；在芯片访存通路能正常访问时，存储控制器被配置为测试模式，存储控制器发送读写请求给测试存储器，测试存储器收到读写命令后，反馈数据给存储控制器；所述微操作控制器和所述IO寄存器在芯片访存通路不能正常访问时启动，用于测试并定位访存通路存在的问题。
本发明提出了在存储控制器中增加测试存储器和微操作控制器来辅助芯片的访存通路测试的系统，模拟DDR4行为的片上测试存储器，DDR4微操作控制器。
作为优选，所述存储器为DDR4存储器。
作为优选，所述测试存储器为SRAM存储器。
本发明还提供一种芯片访存通路的高效分段测试方法，采用在其内部设有测试存储器、微操作控制器和IO寄存器的存储控制器测试存储器的访存通路，所述测试存储器用于模拟存储器的读、写延迟行为；方法包括：
步骤S01, 存储控制器发送维护访问请求或CPU访问请求给存储器，检测存储器的访存通路是否能够正常访问，若能正常访问，则执行步骤S02,否则执行步骤S03；
步骤S02,存储控制器在测试模式下与测试存储器进行读写数据模式测试；
步骤S03，IO寄存器触发微操作控制器工作，微操作控制器发送命令给存储器，用于测试并定位访存通路存在的问题。
本发明方法在存储控制器中设计一些用于辅助访存通路测试的逻辑，进行芯片流片后的访存通路的测试工作。
作为优选，步骤S01包括：
步骤S11, 存储控制器发送维护访问请求或CPU访问请求给存储器；
步骤S12，存储控制器依次发送写请求、读请求给存储器，并接收存储器根据写请求和读请求反馈的数据；
步骤S13，存储控制器比较写入的数据与读出的数据是否相等，若相等，则存储器的访存通路能正常访问，执行步骤S02，否则，不能正常访问，执行步骤S03。
作为优选，步骤S02包括：存储控制器在测试模式下向测试存储器依次发送写请求、读请求，并接收测试存储器根据写请求和读请求反馈的数据。
作为优选，步骤S03包括：IO寄存器触发微操作控制器工作，微操作控制器依次发送读功能命令、写功能命令给存储器，若微操作控制器能成功访问存储器，则访存通路的问题存在于存储控制器上游，否则，访存通路的问题存在于存储控制器下游。
作为优选，步骤S03还包括：当微操作控制器不能成功访问存储器，则对存储控制器下游发送不同数据模式，确定访存通路存在的问题。
作为优选，步骤S03还包括：对存储控制器上游进行访存通路的问题进行检测，存储控制器在测试模式下向测试存储器发送读写请求, 测试存储器收到读写命令后，反馈数据给存储控制器,进行读写数据模式测试。
作为优选，对存储控制器上游进行访存通路的问题进行检测的过程还包括：当比较写入的数据与读出的数据不相等时，存储控制器发送不同数据模式给测试存储器，确定访存通路存在的问题。
本发明具有以下有益效果：
本发明一种芯片访存通路的高效分段测试系统、方法，能够便于芯片访存通路问题的定位，有效加速芯片的访存通路调试过程，利用本发明中的微操作控制器还可以实现多种DDR4流程的调试工作。
附图说明
图1为本发明芯片访存通路的高效分段测试系统的结构框图；
图2为本发明芯片访存通路的高效分段测试方法的流程图。
具体实施方式
以下是本发明的具体实施例并结合附图，对本发明的技术方案作进一步的描述，但本发明并不限于这些实施例。
如图1，芯片访存通路的高效分段测试系统包括存储控制器和存储器。所述存储控制器在其内部设有测试存储器、微操作控制器、IO寄存器。所述测试存储器模拟存储器的读、写延迟行为，所述测试存储器可以为SRAM存储器。所述存储器可以为DDR4存储器。在芯片访存通路能正常访问时，存储控制器被配置为测试模式，存储控制器发送读写请求给测试存储器，测试存储器收到读写命令后，反馈数据给存储控制器。
所述微操作控制器用于发送命令给存储器，例如，所述微操作控制器向DDR4存储器发送DDR4的读写请求命令。所述IO寄存器用于控制微操作控制器执行命令，具体包括触发微操作控制器以及控制微操作控制器执行命令的内容和时序；另外，读写的数据也由IO寄存器交互，微操作控制器一次能够发送一组4条命令。所述微操作控制器和所述IO寄存器在芯片访存通路不能正常访问时启动，用于测试并定位访存通路存在的问题。
为了便于芯片流片后的访存通路的测试工作，在存储控制器内设计用于测试的片上测试存储器、微操作控制器和IO寄存器，通过辅助访存通路测试的逻辑，完成有效访存通路测试，定位出问题存在于访存通路的位置以及问题的具体类型。
如图2，本发明提出一种芯片访存通路的高效分段测试方法，利用图1所示系统，进行访存通路测试。方法包括：
步骤S01, 存储控制器发送维护访问请求或CPU访问请求给存储器，检测存储器的访存通路是否能够正常访问，若能正常访问，则执行步骤S02,否则执行步骤S03；
步骤S02,存储控制器在测试模式下与测试存储器进行读写数据模式测试；
步骤S03，IO寄存器触发微操作控制器工作，微操作控制器发送命令给存储器，用于测试并定位访存通路存在的问题。
具体地，步骤S01包括：
步骤S11, 存储控制器发送维护访问请求或CPU访问请求给存储器；
步骤S12，存储控制器依次发送写请求、读请求给存储器，并接收存储器根据写请求和读请求反馈的数据；
步骤S13，存储控制器比较写入的数据与读出的数据是否相等，若相等，则存储器的访存通路能正常访问，执行步骤S02，否则，不能正常访问，执行步骤S03。
例如，存储控制器发送维护访问请求或CPU访问请求给DDR4存储器，存储控制器先发送写请求给DDR4存储器，然后发送读请求给DDR4存储器。DDR4存储器接收到读写命令后，等待给定时间后，再向存储控制器的数据通路返回数据。当存储控制器比较写入的数据与读出数据相等，则DDR4存储器的访存通路能正常访问，否则不能。
具体地，步骤S02包括：存储控制器在测试模式下向测试存储器依次发送写请求、读请求，并接收测试存储器根据写请求和读请求反馈的数据。
在进行上述读写数据模式测试时，需先将存储控制器配置在测试模式下；并且，由测试存储器来模拟存储器的读、写延迟行为，存储控制器不向存储器发送读写请求，而向测试存储器发送读写请求，继而进行读写数据模式测试。例如，存储控制器先发送写请求给DDR4测试存储器，如SRAM存储器，然后发送读请求给DDR4测试存储器。DDR4测试存储器，接收到读写命令后，等待给定时间后，再向存储控制器的数据通路返回数据。需要注意的是，测试存储器的空间是非常小的，在测试的时候，需要让请求的地址满足测试存储器的地址范围。
具体地，步骤S03包括：IO寄存器触发微操作控制器工作，微操作控制器依次发送读功能命令、写功能命令给存储器，若微操作控制器能成功访问存储器，则访存通路的问题存在于存储控制器上游，否则，访存通路的问题存在于存储控制器下游。
例如，利用存储控制器的微操作控制器，直接发送DDR4命令，要实现读功能，可发送一组激活-读取-预充电（ACT-RD-PRE）命令，要实现写功能，发送一组激活-写入-预充电（ACT-WR-PRE）命令。微操作控制器接收到反馈数据，则认为能成功访问DDR4存储器，并说明问题在存储控制器上游的地方。微操作控制器未接收到反馈数据，则认为不能成功访问DDR4存储器，并说明存储控制器下游位置有问题。
步骤S03还包括：当微操作控制器不能成功访问存储器，则对存储控制器下游发送不同数据模式，确定访存通路存在的问题。
例如，发送数据给存储器，第一拍数据全为1，第二拍数据全为2，第三拍数据全为3，第四拍数据全为4。反馈的数据为：第一拍数据全为1，第二拍数据全为1，第三拍数据全为2，第四排数据全为3。则可确定访存通路存在时序问题。
例如，发送数据给存储器，第一拍数据全为1，第二拍数据全为2，第三拍数据全为3，第四拍数据全为4。反馈的数据中如果都是某个固定位置出错，则确定访存通路存在颗粒问题。
步骤S03还包括：对存储控制器上游进行访存通路的问题进行检测，存储控制器在测试模式下向测试存储器发送读写请求, 测试存储器收到读写命令后，反馈数据给存储控制器,进行读写数据模式测试。该步骤可与上述下游检测过程并行实施，也可以在检测下游问题后，对上游问题进行检测。
例如，存储控制器先配置为测试模式，向测试存储器，如SRAM存储器，依次发送写请求和读请求。测试存储器收到读写命令后，等待给定时间后，再向存储控制器的数据通路返回数据。当比较写入的数据与读出的数据相等时，则认为上游不存在问题；当比较写入的数据与读出的数据不相等时，存储控制器发送不同数据模式给测试存储器，确定访存通路存在的问题。
例如，发送数据给测试存储器，如SRAM存储器，第一拍数据全为1，第二拍数据全为2，第三拍数据全为3，第四拍数据全为4。反馈的数据为：第一拍数据全为1，第二拍数据全为1，第三拍数据全为2，第四排数据全为3。则可确定访存通路存在时序问题。
例如，发送数据给测试存储器，如SRAM存储器，第一拍数据全为1，第二拍数据全为2，第三拍数据全为3，第四拍数据全为4。反馈的数据中如果都是某个固定位置出错，则确定访存通路存在颗粒问题。
本领域的技术人员应理解，上述描述及附图中所示的本发明的实施例只作为举例而并不限制本发明。本发明的目的已经完整有效地实现。本发明的功能及结构原理已在实施例中展示和说明，在没有背离所述原理下，本发明的实施方式可以有任何变形或修改。

Claims (10)

1.芯片访存通路的高效分段测试系统，包括存储控制器和存储器；其特征在于，所述存储控制器在其内部设有：测试存储器，用于模拟存储器的读、写延迟行为；微操作控制器，用于发送命令给存储器；以及 IO寄存器，用于控制微操作控制器执行命令；在芯片访存通路能正常访问时，存储控制器被配置为测试模式，存储控制器发送读写请求给测试存储器，测试存储器收到读写命令后，反馈数据给存储控制器；所述微操作控制器和所述IO寄存器在芯片访存通路不能正常访问时启动，用于测试并定位访存通路存在的问题。
2.根据权利要求1所述的芯片访存通路的高效分段测试系统，其特征在于，所述存储器为DDR4存储器。
3.根据权利要求1所述的芯片访存通路的高效分段测试系统，其特征在于，所述测试存储器为SRAM存储器。
4.芯片访存通路的高效分段测试方法，其特征在于，采用在其内部设有测试存储器、微操作控制器和IO寄存器的存储控制器测试存储器的访存通路，所述测试存储器用于模拟存储器的读、写延迟行为；方法包括：
步骤S01, 存储控制器发送维护访问请求或CPU访问请求给存储器，检测存储器的访存通路是否能够正常访问，若能正常访问，则执行步骤S02,否则执行步骤S03；
步骤S02,存储控制器在测试模式下与测试存储器进行读写数据模式测试；
步骤S03，IO寄存器触发微操作控制器工作，微操作控制器发送命令给存储器，用于测试并定位访存通路存在的问题。
5.根据权利要求4所述的芯片访存通路的高效分段测试方法，其特征在于，步骤S01包括：
步骤S11, 存储控制器发送维护访问请求或CPU访问请求给存储器；
步骤S12，存储控制器依次发送写请求、读请求给存储器，并接收存储器根据写请求和读请求反馈的数据；
步骤S13，存储控制器比较写入的数据与读出的数据是否相等，若相等，则存储器的访存通路能正常访问，执行步骤S02，否则，不能正常访问，执行步骤S03。
6.根据权利要求4所述的芯片访存通路的高效分段测试方法，其特征在于，步骤S02包括：存储控制器在测试模式下向测试存储器依次发送写请求、读请求，并接收测试存储器根据写请求和读请求反馈的数据。
7.根据权利要求4所述的芯片访存通路的高效分段测试方法，其特征在于，步骤S03包括：IO寄存器触发微操作控制器工作，微操作控制器依次发送读功能命令、写功能命令给存储器，若微操作控制器能成功访问存储器，则访存通路的问题存在于存储控制器上游，否则，访存通路的问题存在于存储控制器下游。
8.根据权利要求7所述的芯片访存通路的高效分段测试方法，其特征在于，步骤S03还包括：当微操作控制器不能成功访问存储器，则对存储控制器下游发送不同数据模式，确定访存通路存在的问题。
9.根据权利要求7或8所述的芯片访存通路的高效分段测试方法，其特征在于，步骤S03还包括：对存储控制器上游进行访存通路的问题进行检测，存储控制器在测试模式下向测试存储器发送读写请求, 测试存储器收到读写命令后，反馈数据给存储控制器,进行读写数据模式测试。
10.根据权利要求9所述的芯片访存通路的高效分段测试方法，其特征在于，对存储控制器上游进行访存通路的问题进行检测的过程还包括：当比较写入的数据与读出的数据不相等时，存储控制器发送不同数据模式给测试存储器，确定访存通路存在的问题。
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