CN110705193A - 一种基于忆阻的四位二进制乘法器电路 - Google Patents

Abstract

本发明提出了一种基于忆阻的四位二进制乘法器电路，包括四位元加法器和乘法单元，四位元加法器与乘法单元相连接，乘法单元和四位元加法器均是基于忆阻的；第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元的一组输入端与第一乘数的四个输入信号相连接，第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元的另一组输入端依次分别与第二乘数的一个输入信号相连接；第一乘法单元和第二乘法单元的输出端分别与第一四位元加法器的第一输入端和第二输入端相连接。本发明所输出的结果符合四位乘法器实现的逻辑功能，可对输入到电路当中的信号做四位相乘运算，将在未来的信息技术中具有很远大的发展空间。

Description

一种基于忆阻的四位二进制乘法器电路

技术领域

本发明涉及数模电路的技术领域，尤其涉及一种基于忆阻的四位二进制乘法器电路。

背景技术

近些年来，传统的乘法器是由电阻、电容、电感等元器件搭建而成，由于CMOS管技术的不断成熟和存储器器件尺寸缩小到极限，目前集成电路技术的研究似乎到达了一个瓶颈。同时，传统的信息存储与运算分离的计算机系统架构以及信息运算系统架构也遇到一系列技术的挑战。

2008年惠普公司在实验室制备出了一种具有记忆性质的电阻，在Nature杂志上发文称这就是多年前就被预测存在的第四种被动电子元器件忆阻。由于忆阻的特性可以与CMOS管兼容来构建电路，并具有非常快的速度和极低的能耗，可以直接用来作为第四种基本元器件，因此许多学者开始研究基于忆阻的各种电路。

多种基于忆阻器的基本逻辑门器件被开发了出来。有用忆阻的高低阻态来表征逻辑状态的，也有输出电压的高低来表示逻辑状态的。基于忆阻逻辑的加法器已经被广泛研究和设计。但是由于电路复杂度的提高，基于忆阻的乘法器电路却少有人研究。本发明设计了一种基于忆阻的四位二进制乘法器电路。本乘法器基于忆阻逻辑实现，具有前视进位功能。

发明内容

针对现有乘法器局限于传统元器件，运算速度慢，耗能高的技术问题，本发明提出一种基于忆阻的四位二进制乘法器电路，利用忆阻的记忆功能可对输入到电路当中的信号做四位相乘运算，从而输出运算结果。

为了达到上述目的，本发明的技术方案是这样实现的：一种基于忆阻的四位二进制乘法器电路，包括四位元加法器和乘法单元，乘法单元和四位元加法器均是基于忆阻的；所述四位元加法器包括第一四位元加法器、第二四位元加法器和第三四位元加法器，第一四位元加法器、第二四位元加法器和第三四位元加法器均与低电平控制端口相连接；乘法单元包括第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元，第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元的一组输入端与第一乘数的四个输入信号相连接，第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元的另一组输入端依次分别与第二乘数的一个输入信号相连接；第一乘法单元和第二乘法单元的输出端分别与第一四位元加法器的第一输入端和第二输入端相连接，第一四位元加法器的输出端和第三乘法单元分别与第二四位元加法器的第一输入端和第二输入端相连接，第二四位元加法器和第四乘法单元的输出端分别与第三四位元加法器的第一输入端和第二输入端相连接；所述第一乘法单元输出的最低位为输出信号M1，第一四位元加法器输出的最低位为输出信号M2，第二四位元加法器输出的最低位为输出信号M3，第三四位元加法器的输出由低位到高位依次为输出信号M4-M8。

所述第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元包括四个与操作模块，与操作模块包括两个正极并联连接的忆阻器，忆阻器的正极与四位元加法器的输入端相连接，四个与操作模块中一个忆阻器的负极分别通过稳定器与第一乘数的输入信号A1、输入信号A2、输入信号A3和输入信号A4相连接，四个与操作模块中另一个忆阻器的负极均通过稳定器与第二乘数的输入信号B1、输入信号B2、输入信号B3或输入信号B4相连接。

所述第一乘法单元的与输入信号A1连接的与操作模块的输出为输出信号M1，第一乘法单元的与输入信号A2、输入信号A3、输入信号A4连接的与操作模块的输出和低电平控制端口分别与第一四位元加法器的第一输入端的四个端子相连接。

所述第一四位元加法器、第二四位元加法器和第三四位元加法器均包括四位元前视进位产生器、四个与操作模块和八个异或操作模块，异或操作模块包括第一异或操作模块、第二异或操作模块、第三异或操作模块、第四异或操作模块、第五异或操作模块、第六异或操作模块、第七异或操作模块和第八异或操作模块，第一异或操作模块和一个与操作模块的输入端分别与第一输入端的输入端子x4和第二输入端的输入端子y4相连接，第一异或操作模块和一个与操作模块的输出端分别与四位元前视进位产生器的输入端P4和G4相连接，第二异或操作模块和一个与操作模块的输入端分别第一输入端的输入端子x3和第二输入端的输入端子y3相连接，第二异或操作模块和一个与操作模块的输出端分别与四位元前视进位产生器的输入端P3和G3相连接，第三异或操作模块和一个与操作模块的输入端分别与第一输入端的输入端子x2和第二输入端的输入端子y2相连接，第三异或操作模块和一个与操作模块的输出端分别与四位元前视进位产生器的输入端P2和G2相连接，第四异或操作模块和一个与操作模块的输入端分别与第一输入端的输入端子x1和第二输入端的输入端子y1相连接，第四异或操作模块和一个与操作模块的输出端分别与四位元前视进位产生器的输入端P1和G1相连接，四位元前视进位产生器的输入端P1和低电平控制端口均与第五异或操作模块相连接，第五异或操作模块输出端为四位元加法器的输出端S1，四位元前视进位产生器的输入端P2和输出端C1均与第六异或操作模块相连接，第六异或操作模块的输出端为四位元加法器的输出端S2，四位元前视进位产生器的输入端P3和输出端C2均与第七异或操作模块相连接，第七异或操作模块的输出端为四位元加法器的输出端S3，四位元前视进位产生器的输入端P4和输入端C3均与第八异或操作模块相连接，第八异或操作模块的输出端为四位元加法器的输入端S4。

所述第一异或操作模块、第二异或操作模块、第三异或操作模块、第四异或操作模块、第五异或操作模块、第六异或操作模块、第七异或操作模块和第八异或操作模块均包括两个个与操作模块、一个或操作模块和一个非门，一个与操作模块与非门相连接后与另一个与操作模块相连接，或操作模块通过稳定器与另一与操作模块相连接；所述或操作模块包括两个负极并联连接的忆阻器，两个忆阻器的正极分别与两个输入信号相连接。

所述四位元前视进位产生器包括五输入与门、第一四输入与门、第二四输入与门、第一三输入与门、第二三输入与门、第三三输入与门、第一二输入与门、第二二输入与门、第三二输入与门和第四二输入与门，输入端P4、P3、P2、P1和低电平控制端口均与五输入与门相连接，输入端P4、P3、P2、G1均与第一四输入与门相连接，输入端P4、P3、G2均与第一三输入与门相连接，输入端P4、G3均与第一二输入与门相连接，五输入与门、第一四输入与门、第一三输入与门、第一二输入与门的输出端和输入端G4均与五输入或门相连接，五输入或门的输出为输出端C4；输入端P3、P2、P1和低电平控制端口均与第二四输入与门相连接，输入端P3、P2、G1均与第二三输入与门相连接，输入端P3、G2均与第二二输入与门相连接，第二四输入与门、第二三输入与门、第二二输入与门的输出端和输入端G3均与四输入或门相连接，四输入或门的输出为输出端C3；输入端P2、P1和低电平控制端口均与第三三输入与门相连接，输入端P2、G1均与第三三输入与门相连接，第三三输入与门、第三三输入与门的输出端和输入端G2均与三输入或门相连接，三输入或门的输出端为输出端C2；输入端P1和低电平控制端口均与第四二输入与门相连接，第四二输入与门和输入端G1均与二输入或门相连接，二输入或门的输出端为输出端C1。

所述五输入与门包括五个正极并联连接的忆阻器，忆阻器的负极分别与输入端P4、P3、P2、P1和低电平控制端口相连接；第一四输入与门和第二四输入与门均包括四个正极并联连接的忆阻器，忆阻器的负极分别与四个输入端相连接；第一三输入与门、第二三输入与门、第三三输入与门均包括三个正极并联连接的忆阻器，忆阻器的负极分别与三个输入端相连接；所述第一二输入与门、第二二输入与门、第三二输入与门和第四二输入与门均包括两个正极并联连接的忆阻器，忆阻器的负极分别与两个输入端相连接。

所述五输入或门包括五个负极并联连接的忆阻器，忆阻器的正极分别与五输入与门、第一四输入与门、第一三输入与门、第一二输入与门的输出端和输入端G4相连接；所述四输入或门包括四个负极并联连接的忆阻器，忆阻器的正极分别与第二四输入与门、第二三输入与门、第二二输入与门的输出端和输入端G3相连接；三输入或门包括五个负极并联连接的忆阻器，忆阻器的正极分别与第三三输入与门、第三三输入与门的输出端和输入端G2相连接；二输入或门包括两个负极并联连接的忆阻器，忆阻器的正极分别与第四二输入与门和输入端G1相连接。

所述忆阻器均通过稳定器与输入信号或输出信号相连接。

本发明的有益效果：当向电路中输入两组四位二进制数时，根据与操作模块进行两位数相乘输出结果，最低一位输出结果直接输出作为第一位输出，其余七位结果输出到第一四位元加法器中；将第一四位元加法器中运算结果最低位直接进行输出作为第二位输出，其余四位输出到第二四位元加法器中与与操作模块输出的乘法运算结果进行相加运算；将第二四位元加法器中运算结果最低位直接进行输出作为电路的第三位输出，其余四位输出到第三四位元加法器中与与操作模块输出的乘法运算结果进行相加运算，从低位到高位输出五位信号作为电路的第四至八位输出，三个四位元加法器均额外输入一位低电平信号控制运算。通过仿真验证，本发明所输出的结果符合四位乘法器实现的逻辑功能，可对输入到电路当中的信号做四位相乘运算，将在未来的信息技术中具有很远大的发展空间。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的原理图。

图2为四位元加法器的四位元前视进位加法器的电路图。

图3为图1中四位元加法器的电路图。

图4为本发明的仿真示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，一种基于忆阻的四位二进制乘法器电路，包括四位元加法器和乘法单元，乘法单元和四位元加法器均是基于忆阻的，即乘法单元和四位元加法器均是通过忆阻器构造的，通过忆阻器正极并联或负极并联实现记忆和逻辑运算的功能。所述四位元加法器包括第一四位元加法器U1、第二四位元加法器U2和第三四位元加法器U3，第一四位元加法器U1、第二四位元加法器U2和第三四位元加法器U3均与低电平控制端口C0相连接，低电平控制端口C0是额外的输入端口输入低电平。

乘法单元包括第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元，第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元的一组输入端与第一乘数的四个输入信号相连接，即第一乘数的四个输入信号A1-A4均分别与四个乘法单元的一组输入端的四个接口相连接。第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元的另一组输入端依次分别与第二乘数的一个输入信号相连接，即第二乘数的一个输入信号B1均与第一乘法单元的另一组输入端的四个接口相连接，实现输入信号B1与第一乘数各个位A1-A4的乘法操作，第二乘数的一个输入信号B2均与第二乘法单元的另一组输入端的四个接口相连接，实现输入信号B2与第一乘数各个位A1-A4的乘法操作，第二乘数的一个输入信号B3均与第三乘法单元的另一组输入端的四个接口相连接，实现输入信号B3与第一乘数各个位A1-A4的乘法操作，第二乘数的一个输入信号B4均与第四乘法单元的另一组输入端的四个接口相连接，实现输入信号B4与第一乘数各个位A1-A4的乘法操作。第一乘法单元和第二乘法单元的输出端分别与第一四位元加法器U1的第一输入端和第二输入端相连接，第一四位元加法器U1的输出端和第三乘法单元分别与第二四位元加法器U2的第一输入端和第二输入端相连接，第二四位元加法器U2和第四乘法单元的输出端分别与第三四位元加法器U3的第一输入端和第二输入端相连接；第一四位元加法器U1、第二四位元加法器U2和第三四位元加法器U3将第一输入端和第二输入端输入的两个四位二进数数进行相应的加法操作。所述第一乘法单元输出的最低位为输出信号M1，即将输入信号B1和输入信号A4-A1的乘法运算的最低位即B1与A1的乘法运算结果作为输出信号M1；第一四位元加法器U1输出的最低位为输出信号M2，第一四位元加法器U1将输入信号B2与输入信号A4-A1的各个位的乘法运算与输入信号B1和输入信号A4-A1的乘法运算的高三位进行相加，得到的输出信号的最后一位S1为输出信号M2；第二四位元加法器U2输出的最低位S1为输出信号M3，第二四位元加法器U2将输入信号B3与输入信号A4-A1的乘法运算结果与第一四位元加法器U1的最高四位运算结果进行相加，得到的最地位为输出信号M3，第三四位元加法器U3的输出由低位到高位依次为输出信号M4-M8，第三四位元加法器U3将输入信号B4与输入信号A4-A1的乘法运算结果与第二四位元加法器U1的最高四位运算结果进行相加，由地位到高位依次为输出信号M4-M8，将四位二进制乘法运算分解为每位乘法运算并进行相应的加法运算，得到最后的结果，符合现有的乘法运算的计算方法。第一四位元加法器U1、第二四位元加法器U2和第三四位元加法器U3的输出结果为5为二进制数也符合乘法运算中两个二进制数错位相加的原理，留取第一乘法单元、第一四位元加法器U1、第二四位元加法器U2的最末位依次作为输出信号的最低三位。即第一乘数表示的二进制数A4A3A2A1与第二乘数表示的二进制数B4B3B2B1通过本发明的四位元加法器和乘法单元运算后得到的输出结果是二进制数M8M7M6M5M4M3M2M1。

两组四位二进制乘数A4A3A2A1和B4B3B2B1为输入信号，乘法单元将输入信号进行相乘运算，使得输出信息能够正确传送至四位元加法器，以完成四位元加法器的相加运算工作。信号输入到四位元加法器之后，运用其内部电路的四位元前视进位产生器实行相应的两位运算结果的相加运算，每一个端口输入的信号都需要信号测试是否进行预期项的相加运算，以免影响加法器中的四位元产生器进行各项运算的正常工作。

优选地，所述第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元包括四个与操作模块，与操作模块包括两个正极并联连接的忆阻器，忆阻器的正极通过稳定器与四位元加法器的输入端相连接，四个与操作模块中的一个忆阻器的负极分别通过稳定器与第一乘数的输入信号A1、输入信号A2、输入信号A3和输入信号A4相连接，四个与操作模块中的另一个忆阻器的负极均通过稳定器与第二乘数的输入信号B1、输入信号B2、输入信号B3或输入信号B4相连接，其中四个与操作模块中的另一忆阻器的负极均与输入信号B1相连接构成第一乘法单元、均与输入信号B2相连接构成了第二乘法单元、均与输入信号B3相连接构成了第三乘法单元、均与输入信号B4相连接构成了第四乘法单元。即与操作模块包括两个忆阻器和三个稳定器。四个与操作模块把输入信号进行乘法运算后转换成符合四位元加法器要求的信号并传送至四位元加法器。

根据忆阻器的工作原理，如果电流从忆阻正极流入器件，则忆阻值增加。如果电流从负极流入器件，忆阻值就会减小。令输入高电平时表示其输入逻辑“1”，输入低电平时表示其输入逻辑“0”。对于两个正极并联连接的忆阻器，若两个输入信号同时输入逻辑“1”或“0”时，忆阻中间没有电流流过，因此输出端的电压值与输入信号相同。若两个输入信号任意一个为逻辑“0”，另一个输入信号为逻辑“1”。电流总是从逻辑“1”流向逻辑“0”，此时逻辑“1”侧的忆阻值增大至R_off，而逻辑“0”侧的忆阻值减小到R_on。其中R_off为忆阻器全部未掺杂情况下的阻值，为忆阻最大值，R_on为忆阻器全部掺杂情况下的阻值，为忆阻最小值，此时输出为：

即两个正极并联连接的忆阻器组成与操作。

当采用基于存储器的逻辑门构成级联逻辑电路时，电压值逐渐减小，使得后续的电压幅值不能保证逻辑正常工作。将稳定器附加到逻辑门可以有效地改善这种情况。

如图1所示，所述第一乘法单元的与输入信号A1连接的与操作模块的输出为输出信号M1，第一乘法单元的与输入信号A2、输入信号A3、输入信号A4连接的与操作模块的输出和低电平控制端口C0分别与第一四位元加法器U1的第一输入端的四个端子相连接。低电平控制端口C0的输入信号为0，第一乘法单元的最低位为输出信号的最地位，将输入信号0增加到第一乘法单元的高三位的前端组成新的二进制数与第二乘法单元的二进制数进行相加，符合乘法运算的原理。

第一四位元加法器U1的第一输入端y1、y2、y3、y4分别与第一乘法单元的输入信号为B1和A2的与操作模块的输出、输入信号为B1和A3的与操作模块的输出、输入信号为B1和A4的与操作模块的输出和低电平控制端口C0相连接，第一四位元加法器U1的第二输入端x1、x2、x3、x4分别与第二乘法单元的输入信号为A1和B2的与操作模块的输出、输入信号为A2和B2的与操作模块的输出、输入信号为A3和B2的与操作模块的输出和输入信号为A4和B2的与操作模块的输出相连接，第一四位元加法器U1的两组输入端子接收来自第一乘法单元和第二乘法单元的与操作模块的信号开始运算。第一四位元加法器U1的高位输出端S2、S3、S4、S5分别与第二四位元加法器U2的第一输入端y1、y2、y3、y4相连接，第三乘法单元的输入信号为A1和B3的与操作模块的输出、输入信号为A2和B3的与操作模块的输出、输入信号为A3和B3的与操作模块的输出、输入信号为A4和B3的与操作模块的输出分别与第二四位元加法器U2的第二输入端x1、x2、x3、x4相连接，第四乘法单元的输入信号为A1和B4的与操作模块的输出、输入信号为A2和B4的与操作模块的输出、输入信号为A3和B4的与操作模块的输出、输入信号为A4和B4的与操作模块的输出分别与第三四位元加法器U3的第二输入端x1、x2、x3、x4相连接，第三四位元加法器U3的第一输入端y1、y2、y3、y4分别与第二四位元加法器U2的输出端子S2、S3、S4、S5相连接，第三四位元加法器U3的输出端子S1-S5分别为输出信号M4-M8，从而完成乘法操作。下面以忆阻四位元前视进位产生器和四位元加法器之间两组四位二进制数为例介绍每个模块的电路结构。

如图3所示，所述第一四位元加法器U1、第二四位元加法器U2和第三四位元加法器U3均包括四位元前视进位产生器、四个与操作模块和八个异或操作模块，异或操作模块包括第一异或操作模块Z1、第二异或操作模块Z2、第三异或操作模块Z3、第四异或操作模块Z4、第五异或操作模块Z5、第六异或操作模块Z6、第七异或操作模块Z7和第八异或操作模块Z8，第一异或操作模块Z1和一个与操作模块对第一输入端的输入端子x4和第二输入端的输入端子y4的信号进行处理后分别与四位元前视进位产生器的输入端P4和G4相连接，第二异或操作模块Z2和一个与操作模块对第一输入端的输入端子x3和第二输入端的输入端子y3的信号进行处理后分别与四位元前视进位产生器的输入端P3和G3相连接，第三异或操作模块Z3和一个与操作模块对第一输入端的输入端子x2和第二输入端的输入端子y2进行处理后分别与四位元前视进位产生器的输入端P2和G2相连接，第四异或操作模块Z4和一个与操作模块对第一输入端的输入端子x1和第二输入端的输入端子y1的信号进行处理后分别与四位元前视进位产生器的输入端P1和G1相连接，四位元前视进位产生器的输入端P1和低电平控制端口C0均与第五异或操作模块Z5的相连接，输入端P1分别与第五异或操作模块Z5的输入端B111和B109相连接，低电平控制端口C0分别与第五异或操作模块Z5的输入端B112和B110相连接，第五异或操作模块Z5输出端通过稳定器得到四位元加法器的输出端S1。四位元前视进位产生器的输入端P2和输出端C1均与第六异或操作模块Z6相连接，输入端P2分别与第六异或操作模块Z6的输入端B101和B103相连接，输出端C1分别与第六异或操作模块Z6的输入端B104和B102相连接，第六异或操作模块Z6的输出端通过稳定器为四位元加法器的输出端S2。四位元前视进位产生器的输入端P3和输出端C2均与第七异或操作模块Z7相连接，输入端P3分别与第七异或操作模块Z7的输入端B93和B95相连接，输出端C2分别与第七异或操作模块Z7的输入端B94和B96相连接，第七异或操作模块Z7的输出通过稳定器后为四位元加法器的输出端S3。四位元前视进位产生器的输入端P4和输出端C3均与第八异或操作模块Z8相连接，输入端P4分别与第八异或操作模块Z8的输入端B86和B88相连接，输出端C3分别与第八异或操作模块Z8的输入端B85和B7相连接，第八异或操作模块Z8的输出端通过稳定器为四位元加法器的输出端S4，四位元前视进位产生器的输出端C4为四位元加法器的输出端S5。

第一异或操作模块Z1、第二异或操作模块Z2、第三异或操作模块Z3和第四异或操作模块Z4分别与一个与操作模块并联连接组成加法器，异或操作模块的第一输入端与与操作模块的第一输入端连接，第二输入端与与操作模块的第二输入端连接构成半加器。

所述第一异或操作模块、第二异或操作模块、第三异或操作模块、第四异或操作模块、第五异或操作模块、第六异或操作模块、第七异或操作模块和第八异或操作模块均包括两个个与操作模块、一个或操作模块和一个非门，一个与操作模块与非门相连接后与另一个与操作模块相连接，或操作模块通过稳定器与另一与操作模块相连接，一个与操作模块和或操作模块的两个输入端均是两个输入信号，另一个与操作模块的输出端为异或操作模块的输出端口；所述或操作模块包括两个负极并联连接的忆阻器，两个忆阻器的正极分别通过稳定器与两个输入信号相连接。忆阻器的输出端通过稳定器输出，稳定器输出端做为输出端口。

原理和与操作模块的逻辑类似，若两个输入信号同时输入逻辑“1”或“0”时，忆阻中间没有电流流过，因此输出端的电压值与输入信号相同。若两个输入信号任意一个为逻辑“0”，另一个输入信号为逻辑“1”。那么电流从逻辑“1”流向逻辑“0”，此时逻辑“1”侧的忆阻值减小至R_on，而逻辑“0”侧的忆阻值增大至R_off。此时的输出为：

因此忆阻器的负极并联实现的是或运算。

如图2所示，所述四位元前视进位产生器包括五输入与门V1、第一四输入与门V2、第二四输入与门V5、第一三输入与门V3、第二三输入与门V6、第三三输入与门V8、第一二输入与门V4、第二二输入与门V7、第三二输入与门V9和第四二输入与门V10，输入端P4、P3、P2、P1和低电平控制端口C0分别与五输入与门V1的五个输入端B1-B5相连接，输入端P4、P3、P2、G1分别与第一四输入与门V2的四个输入端B6-B9相连接，输入端P4、P3、G2分别与第一三输入与门V3的三个输入端B10-B12相连接，输入端P4、G3分别与第一二输入与门V4的输入端B13、B14相连接，五输入与门V1、第一四输入与门V2、第一三输入与门V3、第一二输入与门V4的输出端和输入信号G4分别与五输入或门V11的输入端B31-B35相连接，五输入或门V11的输出端得到输出信号C4；输入端P3、P2、P1和低电平控制端口C0分别与第二四输入与门V5的输入端B15-B18相连接，输入端P3、P2、G1分别与第二三输入与门V6的B19-B21相连接，输入端P3、G2分别与第二二输入与门V7的输入端B22、B23相连接，第二四输入与门V5、第二三输入与门V6、第二二输入与门V7的输出端和输入端G3分别与四输入或门V12的输入端B36-B39相连接，四输入或门V12的输出端得到输出端C3；输入端P2、P1和低电平控制端口C0分别与第三三输入与门V8的输入端B24-B26相连接，输入端P2、G1分别与第三三输入与门V9的输入端B27、B28相连接，第三三输入与门V8、第三三输入与门V9的输出端和输入端G2分别与三输入或门V13的输入端B40-B42相连接，三输入或门V13的输出端得到输出端C2；输入端P1和低电平控制端口C0分别与第四二输入与门V10的输入端B29、B30相连接，第四二输入与门V10和输入端G1分别与二输入或门V14的输入端B43、B44相连接，二输入或门V14的输出端得到输出端C1。

第一位输入信号C0分别与五输入与门V1的第五位输入端B5、第二四输入与门V5的第四位输入端B17、第三三输入与门V8的第三位输入端B26、第四二输入与门V10的第二位输入端B30相连接；第二位输入信号G1分别与第一四输入与门V2的第四位输入端B9、第二三输入与门V6的第三位输入端B21、二输入或门V14的第二位输入端B44相连接；第三位输入P1信号与五输入与门V1的第四位输入端B4、第二四输入与门V5的第三位输入端B17、第三三输入与门V8的第二位输入端B25、第四二输入与门V10的第一位输入端B29相连接；第四位输入G2信号与第一三输入与门V3的第三输入端B12、第二二输入与门V7的第二位输入端B23、三输入或门V13的第三位输入端B42相连接；第五位输入P2信号与五输入与门V1的第三位输入端B3、第一四输入与门V2的第三位输入端B8、四输入与门V2的第二位输入端B7、第二三输入与门V6的的第二位输入端B20、第三三输入与门V8的的第一位输入端B24、第三二输入与门V9的第一位输入端B27相连接；第六位输入G3信号与与门V4的第二位输入端B14、四输入或门V12的第四位输入端B39相连接；第七位输入P3信号与五输入与门V1的第二位输入端B2、第一四输入与门V2的第二位输入端B7、第一三输入与门V3的第二位输入端B11、第二四输入与门V5的第一输入端B15、第二三输入与门V6的第一位输入端B19、第二二输入与门V7的第一位输入端B22相连接；第八位输入G4信号与五输入或门V11的第五位输入端B35相连接；第九位输入端P4信号与五输入与门V1的第一位输入端B1、第一四输入与门V2的第一位输入端B6、第一三输入与门V3的第一位输入端B10、与门V4的第一输入端B13相连接。五输入与门的输出端与五输入或门的第一位输入端B31相连接，第一四输入与门V2的输出端与五输入或门的第二位输入端B32相连接，第一三输入与门V3的输出端与五输入或门的第三位输入端B33相连接，与门V4的输出端与五输入或门的第四位输入端B34相连接，四输入与门V5的输出端与四输入或门的第一位输入端B36相连接，第二三输入与门V6的输出端与四输入或门的第二位输入端B37相连接，第二二输入与门V7的输出端与四输入或门的第三位输入端B38相连接，第三三输入与门V8的输出端与三输入或门的第一位输入端B40相连接，第三二输入与门V9的输出端与三输入或门的第二位输入端B41相连接，第四二输入与门V10的输出端与或门的第一位输入端B43相连接。所述或门的输出端作为电路的第一位输出C1，三输入或门的输出端作为电路的第二位输出C2，四输入或门的输出端作为电路的第三位输出C3，五输入或门的输出端作为电路的第四位输出C4。

所述五输入与门V1包括五个正极并联连接的忆阻器，忆阻器的负极分别通过稳定器与P4、P3、P2、P1和低电平控制端口C0相连接；第一四输入与门V2和第二四输入与门V5均包括四个正极并联连接的忆阻器，忆阻器的负极分别通过稳定器与四个输入信号相连接；第一三输入与门V3、第二三输入与门V6、第三三输入与门V8均包括三个正极并联连接的忆阻器，忆阻器的负极分别通过稳定器与三个输入信号相连接；所述第一二输入与门V4、第二二输入与门V7、第三二输入与门V9和第四二输入与门V10均包括两个正极并联连接的忆阻器，忆阻器的负极分别通过稳定器与两个输入信号相连接。

所述五输入或门V11包括五个负极并联连接的忆阻器，忆阻器的正极分别通过稳定器与五输入与门V1、第一四输入与门V2、第一三输入与门V3、第一二输入与门V4的输出端和输入信号G4相连接；所述四输入或门V12包括四个负极并联连接的忆阻器，忆阻器的正极分别通过稳定器与第二四输入与门V5、第二三输入与门V6、第二二输入与门V7的输出端和输入信号G3相连接；三输入或门V13包括五个负极并联连接的忆阻器，忆阻器的正极分别通过稳定器与第三三输入与门V8、第三三输入与门V9的输出端和输入信号G2相连接；二输入或门V14包括两个负极并联连接的忆阻器，忆阻器的正极分别通过稳定器与第四二输入与门V10和输入信号G1相连接。

所述忆阻器均通过稳定器与输入信号或输出信号相连接。

本发明的三个模块---与逻辑操作模块、四位元前视进位产生器、四位元加法器按照图1所示连接而成完整的基于忆阻的四位二进制乘法器电路。第一个乘法单元的输入端子输入[A1,A2,A3,A4]和B1作为信号，第二个乘法单元的输入端子输入[A1,A2,A3,A4]和B2作为信号，第三个乘法单元的输入端子输入[A1,A2,A3,A4]和B3作为信号，第四个乘法单元的输入端子输入[A1,A2,A3,A4]和B4作为信号。当向电路输入这些信号时，电路进行运算，进行相乘运算后的相加左移运算，最后输出结果。

本发明的电路结构可以完成四位二进制数的相乘运算，对电路进行仿真验证，结果如图4所示。在5s时输入信号为[0,1,1,1]与[0,1,1,0]，将其进行相乘运算，预期输出结果为[0,0,1,0,1,0,1,0]，由图4可得，输出符合预期运算，该电路可以实现两组四位二进制数相乘运算。

本发明提出的基于忆阻的四位二进制乘法器电路，当电路中输入两组不相同的四位二进制数时，电路会相应的逻辑功能运算，经过处理，输出八位四位二进制数，所输出的结果表示对输入的信号可以实现预期的乘法运算。本发明的基于忆阻的四位元前视进位产生器具有储存进位结果的功能，有望解决计算中由于等待进位时间所造成的传输延迟时间的浪费问题。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种基于忆阻的四位二进制乘法器电路，其特征在于，包括四位元加法器和乘法单元，乘法单元和四位元加法器均是基于忆阻的；所述四位元加法器包括第一四位元加法器（U1）、第二四位元加法器（U2）和第三四位元加法器（U3），第一四位元加法器（U1）、第二四位元加法器（U2）和第三四位元加法器（U3）均与低电平控制端口（C0）相连接；乘法单元包括第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元，第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元的一组输入端与第一乘数的四个输入信号相连接，第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元的另一组输入端依次分别与第二乘数的一个输入信号相连接；第一乘法单元和第二乘法单元的输出端分别与第一四位元加法器（U1）的第一输入端和第二输入端相连接，第一四位元加法器（U1）的输出端和第三乘法单元分别与第二四位元加法器（U2）的第一输入端和第二输入端相连接，第二四位元加法器（U2）和第四乘法单元的输出端分别与第三四位元加法器（U3）的第一输入端和第二输入端相连接；所述第一乘法单元输出的最低位为输出信号M1，第一四位元加法器（U1）输出的最低位为输出信号M2，第二四位元加法器（U2）输出的最低位为输出信号M3，第三四位元加法器（U3）的输出由低位到高位依次为输出信号M4-M8。

2.根据权利要求1所述的基于忆阻的四位二进制乘法器电路，其特征在于，所述第一乘法单元、第二乘法单元、第三乘法单元和第四乘法单元包括四个与操作模块，与操作模块包括两个正极并联连接的忆阻器，忆阻器的正极与四位元加法器的输入端相连接，四个与操作模块中一个忆阻器的负极分别通过稳定器与第一乘数的输入信号A1、输入信号A2、输入信号A3和输入信号A4相连接，四个与操作模块中另一个忆阻器的负极均通过稳定器与第二乘数的输入信号B1、输入信号B2、输入信号B3或输入信号B4相连接。

3.根据权利要求2所述的基于忆阻的四位二进制乘法器电路，其特征在于，所述第一乘法单元的与输入信号A1连接的与操作模块的输出为输出信号M1，第一乘法单元的与输入信号A2、输入信号A3、输入信号A4连接的与操作模块的输出和低电平控制端口（C0）分别与第一四位元加法器（U1）的第一输入端的四个端子相连接。

4.根据权利要求1所述的基于忆阻的四位二进制乘法器电路，其特征在于，所述第一四位元加法器（U1）、第二四位元加法器（U2）和第三四位元加法器（U3）均包括四位元前视进位产生器、四个与操作模块和八个异或操作模块，异或操作模块包括第一异或操作模块（Z1）、第二异或操作模块（Z2）、第三异或操作模块（Z3）、第四异或操作模块（Z4）、第五异或操作模块（Z5）、第六异或操作模块（Z6）、第七异或操作模块（Z7）和第八异或操作模块（Z8），第一异或操作模块（Z1）和一个与操作模块的输入端分别与第一输入端的输入端子x4和第二输入端的输入端子y4相连接，第一异或操作模块（Z1）和一个与操作模块的输出端分别与四位元前视进位产生器的输入端P4和G4相连接，第二异或操作模块（Z2）和一个与操作模块的输入端分别第一输入端的输入端子x3和第二输入端的输入端子y3相连接，第二异或操作模块（Z2）和一个与操作模块的输出端分别与四位元前视进位产生器的输入端P3和G3相连接，第三异或操作模块（Z3）和一个与操作模块的输入端分别与第一输入端的输入端子x2和第二输入端的输入端子y2相连接，第三异或操作模块（Z3）和一个与操作模块的输出端分别与四位元前视进位产生器的输入端P2和G2相连接，第四异或操作模块（Z4）和一个与操作模块的输入端分别与第一输入端的输入端子x1和第二输入端的输入端子y1相连接，第四异或操作模块（Z4）和一个与操作模块的输出端分别与四位元前视进位产生器的输入端P1和G1相连接，四位元前视进位产生器的输入端P1和低电平控制端口（C0）均与第五异或操作模块（Z5）相连接，第五异或操作模块（Z5）输出端为四位元加法器的输出端S1，四位元前视进位产生器的输入端P2和输出端C1均与第六异或操作模块（Z6）相连接，第六异或操作模块（Z6）的输出端为四位元加法器的输出端S2，四位元前视进位产生器的输入端P3和输出端C2均与第七异或操作模块（Z7）相连接，第七异或操作模块（Z7）的输出端为四位元加法器的输出端S3，四位元前视进位产生器的输入端P4和输入端C3均与第八异或操作模块（Z8）相连接，第八异或操作模块（Z8）的输出端为四位元加法器的输入端S4。

5.根据权利要求4所述的基于忆阻的四位二进制乘法器电路，其特征在于，所述第一异或操作模块、第二异或操作模块、第三异或操作模块、第四异或操作模块、第五异或操作模块、第六异或操作模块、第七异或操作模块和第八异或操作模块均包括两个个与操作模块、一个或操作模块和一个非门，一个与操作模块与非门相连接后与另一个与操作模块相连接，或操作模块通过稳定器与另一与操作模块相连接；所述或操作模块包括两个负极并联连接的忆阻器，两个忆阻器的正极分别与两个输入信号相连接。

6.根据权利要求4所述的基于忆阻的四位二进制乘法器电路，其特征在于，所述四位元前视进位产生器包括五输入与门（V1）、第一四输入与门（V2）、第二四输入与门（V5）、第一三输入与门（V3）、第二三输入与门（V6）、第三三输入与门（V8）、第一二输入与门（V4）、第二二输入与门（V7）、第三二输入与门（V9）和第四二输入与门（V10），输入端P4、P3、P2、P1和低电平控制端口（C0）均与五输入与门（V1）相连接，输入端P4、P3、P2、G1均与第一四输入与门（V2）相连接，输入端P4、P3、G2均与第一三输入与门（V3）相连接，输入端P4、G3均与第一二输入与门（V4）相连接，五输入与门（V1）、第一四输入与门（V2）、第一三输入与门（V3）、第一二输入与门（V4）的输出端和输入端G4均与五输入或门（V11）相连接，五输入或门（V11）的输出为输出端C4；输入端P3、P2、P1和低电平控制端口（C0）均与第二四输入与门（V5）相连接，输入端P3、P2、G1均与第二三输入与门（V6）相连接，输入端P3、G2均与第二二输入与门（V7）相连接，第二四输入与门（V5）、第二三输入与门（V6）、第二二输入与门（V7）的输出端和输入端G3均与四输入或门（V12）相连接，四输入或门（V12）的输出为输出端C3；输入端P2、P1和低电平控制端口（C0）均与第三三输入与门（V8）相连接，输入端P2、G1均与第三三输入与门（V9）相连接，第三三输入与门（V8）、第三三输入与门（V9）的输出端和输入端G2均与三输入或门（V13）相连接，三输入或门（V13）的输出端为输出端C2；输入端P1和低电平控制端口（C0）均与第四二输入与门（V10）相连接，第四二输入与门（V10）和输入端G1均与二输入或门（V14）相连接，二输入或门（V14）的输出端为输出端C1。

7.根据权利要求6所述的基于忆阻的四位二进制乘法器电路，其特征在于，所述五输入与门（V1）包括五个正极并联连接的忆阻器，忆阻器的负极分别与输入端P4、P3、P2、P1和低电平控制端口（C0）相连接；第一四输入与门（V2）和第二四输入与门（V5）均包括四个正极并联连接的忆阻器，忆阻器的负极分别与四个输入端相连接；第一三输入与门（V3）、第二三输入与门（V6）、第三三输入与门（V8）均包括三个正极并联连接的忆阻器，忆阻器的负极分别与三个输入端相连接；所述第一二输入与门（V4）、第二二输入与门（V7）、第三二输入与门（V9）和第四二输入与门（V10）均包括两个正极并联连接的忆阻器，忆阻器的负极分别与两个输入端相连接。

8.根据权利要求6所述的基于忆阻的四位二进制乘法器电路，其特征在于，所述五输入或门（V11）包括五个负极并联连接的忆阻器，忆阻器的正极分别与五输入与门（V1）、第一四输入与门（V2）、第一三输入与门（V3）、第一二输入与门（V4）的输出端和输入端G4相连接；所述四输入或门（V12）包括四个负极并联连接的忆阻器，忆阻器的正极分别与第二四输入与门（V5）、第二三输入与门（V6）、第二二输入与门（V7）的输出端和输入端G3相连接；三输入或门（V13）包括五个负极并联连接的忆阻器，忆阻器的正极分别与第三三输入与门（V8）、第三三输入与门（V9）的输出端和输入端G2相连接；二输入或门（V14）包括两个负极并联连接的忆阻器，忆阻器的正极分别与第四二输入与门（V10）和输入端G1相连接。

9.根据权利要求2、5-8中任意一项所述的基于忆阻的四位二进制乘法器电路，其特征在于，所述忆阻器均通过稳定器与输入信号或输出信号相连接。

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