CN110677131A - 多路径放大器电路或系统和其实施方法 - Google Patents

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Abstract

在本文中公开例如多路径功率放大器等功率放大器、使用此类放大器的系统和实施放大器和放大器系统的方法。在一个示例实施例中，一种多路径功率放大器包括第一半导体管芯，其具有第一源极到漏极间距的集成式第一晶体管，和第二半导体管芯，其具有第二源极到漏极间距的集成式第二晶体管，其中所述第二源极到漏极间距比所述第一源极到漏极间距小至少30％。在另一示例实施例中，一种多尔蒂(Doherty)放大器系统包括第一半导体管芯，其具有第一物理管芯面积与总栅极外围比，和第二半导体管芯，其具有第二物理管芯面积与总栅极外围比，其中所述第二物理管芯面积与总栅极外围比相比于所述第一物理管芯面积与总栅极外围比小至少30％。

Description

多路径放大器电路或系统和其实施方法
技术领域
本公开涉及电路、系统和操作、制造或以其它方式实施所述电路和系统的方法，且更确切地说，本公开涉及此类电路、系统和方法，其中电路或系统充当例如多尔蒂功率放大器等多路径功率放大器。
背景技术
高效功率放大器(power amplifier，PA)设计正逐渐变成无线通信系统的组成部分。蜂窝基站市场正缓慢地转变成预期适用于第五代(fifth generation，5G)通信的基于氮化镓(GaN)的射频(radio frequency，RF)产品。在严格的多输入多输出(massivemultiple input multiple output，MIMO)5G规范下，改善终级PA性能特性，例如增益、输出功率、线性度和DC-RF转换效率，仍然是研究人员关注的焦点。
在使用多尔蒂PA电路或其它多路径PA电路的许多实施方案中，物理管芯面积属于关键问题，这是由于商业无线基础设施系统中包含的功率晶体管产品对成本和面积/体积/重量越来越敏感。运用GaN技术，这是尤其重要的，因为每平方毫米的技术比硅(Si)或其它基于III-V的半导体要昂贵得多。由于GaN不是在天然衬底上制造的，晶格失配可以防止晶片尺寸超过直径约6英寸。因此，每个GaN晶片产生的功率晶体管芯片比通常使用Si晶片技术所能达到的要少。
因此，至少出于这些原因，可开发出操作、制造或以其它方式实施电路的一个或多个改良型电路、系统或方法，且确切地说一个或多个改良型PA电路、PA，或相关PA方法将是有利的，其中可实现与以上问题中的任何一个或多个或一个或多个其它问题相关的改良。
发明内容
根据本发明的第一方面，提供一种多路径功率放大器，包括：
第一半导体管芯，其带有具有第一源极到漏极间距的集成式第一晶体管；以及
第二半导体管芯，其带有具有第二源极到漏极间距的集成式第二晶体管，
其中所述第二源极到漏极间距比所述第一源极到漏极间距小至少30％。
在一个或多个实施例中，所述多路径功率放大器是多尔蒂功率放大器。
在一个或多个实施例中，所述多路径功率放大器进一步包括：
主放大器电路部分，其中所述第一晶体管包括于所述主放大器电路部分中；以及
第一峰化放大器电路部分，其中所述第二晶体管包括于所述峰化放大器电路部分中。
在一个或多个实施例中，所述多尔蒂功率放大器包括另外的峰化放大器电路部分。
在一个或多个实施例中，所述额外峰化放大器电路部分包括第一额外峰化放大器电路部分，且其中所述第一额外峰化放大器电路部分包括第三半导体管芯，所述第三半导体管芯带有具有第三源极到漏极间距的集成式第三晶体管。
在一个或多个实施例中，所述第三源极到漏极间距与所述第二源极到漏极间距大体上相同，或所述第三源极到漏极间距小于所述第二源极到漏极间距。
在一个或多个实施例中，所述第一半导体管芯和所述第二半导体管芯耦合到第一衬底。
在一个或多个实施例中，所述第一半导体管芯耦合到第一衬底，且所述第二半导体管芯耦合到第二衬底。
在一个或多个实施例中，所述第二晶体管至少部分地通过第一多个漏极触点、第二多个栅极触点和第三多个源极触点形成，所述第三多个源极触点在漏极衬垫与栅极衬垫之间的距离的至少部分内彼此大体平行地延伸，且其中源极通孔定位于所述漏极衬垫与所述栅极衬垫之间，且所述源极通孔与所述第三多个源极触点中的源极触点至少间接地耦合。
在一个或多个实施例中，所述源极通孔位于所述第一多个漏极触点的端部附近。
在一个或多个实施例中，所述源极通孔位于形成所述第二晶体管的管芯上形成的多个源通孔之间，其中所述多个源极通孔中的源极通孔沿着限定X维的轴对准，所述X维垂直于与漏极触点平行延伸的Y维，且其中在形成所述第二晶体管的部分的第一金属层与所述第一衬底的设置有金属背板的底表面之间，所述多个源极通孔中的源极通孔中的每一个源极通孔延伸穿过所述第一衬底。
在一个或多个实施例中，所述主峰化放大器电路部分和所述第一峰化放大器电路部分以完全集成方式实施于共用封装内。
在一个或多个实施例中，所述第二晶体管的第二物理管芯面积与总栅极外围比相比于所述第一晶体管的第一物理管芯面积与总栅极外围比小至少30％。
根据本发明的第二方面，提供一种多尔蒂放大器系统，包括：
第一半导体管芯，其具有用于主放大器的集成式第一晶体管，其中所述第一半导体管芯具有第一物理管芯面积与总栅极外围比；
第二半导体管芯，其具有用于峰化放大器的集成式第二晶体管，其中所述第二半导体管芯具有第二物理管芯面积与总栅极外围比；且
其中所述第二物理管芯面积与总栅极外围比相比于所述第一物理管芯面积与总栅极外围比小至少30％。
在一个或多个实施例中，所述第一半导体管芯和所述第二半导体管芯两者耦合到形成第一封装的一部分的衬底。
在一个或多个实施例中，所述第一半导体管芯耦合到形成第一封装的一部分的第一衬底，且所述第二半导体管芯耦合到形成第二封装的一部分的第二衬底。
在一个或多个实施例中，所述第二晶体管至少部分地通过第一多个漏极触点、第二多个栅极触点和第三多个源极触点形成，所述第三多个源极触点在漏极衬垫与栅极衬垫之间的距离的至少部分内彼此大体平行地延伸，且源极通孔定位于所述漏极衬垫与所述栅极衬垫之间，并与所述第三多个源极触点中的源极触点至少间接地耦合。
在一个或多个实施例中，所述源极通孔位于所述第一多个漏极触点的端部附近，并且沿着垂直于与所述漏极触点平行延伸的Y维的X维延伸，大体上完全将所述第一多个漏极触点中的最外漏极触点分开全距离。
根据本发明的第三方面，提供一种实施功率放大器的方法，所述方法包括：
提供包括用于主放大器电路的集成式第一晶体管的第一半导体管芯，其中所述第一半导体管芯具有第一物理管芯面积与总栅极外围比和第一源极到漏极间距；
提供包括用于峰化放大器电路的集成式第二晶体管的第二半导体管芯，其中所述第二半导体管芯具有第二物理管芯面积与总栅极外围比和第二源极到漏极间距；
借助于多个第一线接合和多个第二线接合将所述第一晶体管电耦合到第一栅极引线和第一漏极引线；以及
借助于多个第三线接合和多个第四线接合将所述第二晶体管电耦合到第二栅极引线和第二漏极引线，
其中(a)所述第二物理管芯面积与总栅极外围比相比于所述第一物理管芯面积与总栅极外围比小至少30％，或(b)所述第二源极到漏极间距比所述第一源极到漏极间距小至少30％。
在一个或多个实施例中，所述第二半导体管芯包括多个源极触点电耦合到的源极通孔。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
图1是示出示例多尔蒂功率放大器电路的示意图，所述电路可根据本文所涵盖的实施例使用具有改良型尺寸/成本特性的功率晶体管管芯的尺寸优化集；
图2是示出具有不同对称比的图1所示的各种多尔蒂功率放大器电路的平均峰化放大器功耗相对于平均主功率放大器功耗与输出功率回退(单位为dB)之比的示例变化图；
图3是示例管芯的俯视图，可用于提供构成如图1所示的多尔蒂功率放大器电路一部分的尺寸优化峰化放大器；
图4是示例替代性管芯的剖视俯视平面图，虽然其适合用于提供常规峰化功率放大器，也可用于提供主(或载波)功率放大器，该主(或载波)功率放大器可以是如图1所示的多尔蒂功率放大器电路的一部分；
图5是图3的示例管芯的一部分的剖视图俯视平面图；
图6是分别沿着图5的线A-A和B-B截取的图5示例管芯的部分的一组第一和第二横截面图；
图7是沿着图5的线C-C截取的图5示例管芯的部分的第三横截面图；
图8是如(至少部分地)由图1表示的多尔蒂功率放大器电路的单封装实施方案的示例实施例的俯视平面图，所述放大器电路具有主放大器和尺寸优化式峰化放大器，所述放大器可例如由图3、5、6和7的管芯的一部分提供；
图9是如(至少部分地)由图1表示的多尔蒂功率放大器电路的双封装实施方案的示例实施例的俯视平面图，所述放大器电路具有主放大器和尺寸优化式峰化放大器，所述放大器可例如由图3、5、6和7的管芯的一部分提供；
图10是如(至少部分地)由图1表示的多尔蒂功率放大器电路的示例实施例的俯视平面(例如，布局)图，所述放大器电路具有主放大器和尺寸优化式峰化放大器，所述放大器可例如由图3、5、6和7的管芯的一部分提供，其中以集成方式实施所述电路；
图11是示出与图1不同的附加示例多尔蒂功率放大器电路的示意图，所述电路可以根据本文所涵盖的实施例使用一个或多个尺寸优化式组件；
图12是如(至少大体上)由图11表示的多尔蒂功率放大器电路的单封装实施方案的示例实施例的俯视平面图，所述放大器电路具有主放大器和两个尺寸优化式峰化放大器，所述放大器中的每一个可例如由图3、5、6和7的管芯的一部分提供；
图13是如由图11(至少大体上)表示的多尔蒂功率放大器电路的三封装实施方案的示例实施例的俯视平面图，所述放大器电路具有主放大器和两个尺寸优化式峰化放大器，所述放大器中的每一个可例如由图3、5、6和7的管芯的一部分提供；且
图14是如由图11(至少大体上)表示的多尔蒂功率放大器电路的示例实施例的俯视平面图，所述放大器电路具有主放大器和两个尺寸优化式峰化放大器，所述放大器中的每一个可例如由图3、5、6和7的管芯的一部分提供，其中以集成方式实施所述电路。
具体实施方式
本公开涉及多种电路、系统和操作、制造或以其它方式实施此类电路或系统的方法，且确切地说，本公开在至少一些实施例中涉及多尔蒂或其它多路径功率放大或功率放大器(PA)电路、系统和操作、制造或以其它方式实施所述电路或系统的方法。更确切地说，本发明的实施例包括具有源极通孔的功率晶体管管芯，当与常规功率晶体管管芯的源极到漏极间距比较时，所述源极通孔布置成使得能够减小功率晶体管的源极到漏极间距。另外，本发明的实施例包括多路径放大器，其中第一放大路径(例如，多尔蒂功率放大器的主放大路径)的功率晶体管管芯包括具有第一源极到漏极间距的第一功率晶体管，且第二放大路径(例如，多尔蒂功率放大器的峰化放大路径)的第二功率晶体管管芯包括具有大体上小于第一源极到漏极间距的第二源极到漏极间距的第二功率晶体管。如本文所使用，术语“源极通孔”是指金属(例如，金或铜)连接延伸到晶片的两个或多个层之间，并且通常通过基板将晶片一侧的晶体管源极电连接到背面金属化层，且术语“源极到漏极间距”指源极触点的中心与如下文另外描述的给定晶体管指形件的漏极触点之间的距离。尽管本说明书将多尔蒂功率放大器用作可实施本发明的实施例的一种类型的多路径放大器，但所属领域的技术人员将基于本文中的描述而理解，本发明的实施例还可实施于其它类型的多路径放大器中。一般来说，“多路径放大器”是通过两个或更多个并联放大路径放大RF信号的一种类型的放大器。
参考图1，提供了示出示例多尔蒂功率放大器(PA)电路100的示意图，所述电路100可根据本文所涵盖的实施例使用具有改良型尺寸/成本特性的功率晶体管管芯的尺寸优化集。电路100可被视为表示理想多尔蒂输入和输出配置。如所示出，多尔蒂PA电路100具体地包括功率分配器102、第一90度相移元件104(例如，四分之一波长发射线)、主(或载波)放大器电路106、峰化放大器电路108和第二90度相移和阻抗反相元件110(例如，第二四分之一波长发射线或变压器区段)。功率分配器102具体地包括输入端口112，在所述输入端口处通过电路100接收RF输入信号(RFin)或将RF输入信号输入到电路100。功率分配器102可用于将RF输入信号拆分成两个部分，其比例与载波和峰化路径之间的不对称程度相适应，且分别在功率分配器102的第一输出端口114和第二输出端口处116输出所述信号。
如所示出，功率分配器102的第一输出端口114耦合到主放大器电路106的输入端口118，使得RF输入信号的第一部分从功率分配器102传递到主放大器电路106。第一移相元件104串联耦合于功率分配器102的第二输出端口116与峰化放大器电路108的输入端口120之间。因此，仅在通过第一移相元件104之后在峰化放大器电路的输入端口120处接收RF输入信号的在第二输出端口116处输出的第二部分，这致使由峰化放大器电路接收到的RF输入信号的后半部分相对于由主放大器电路106接收到的RF输入信号的前半部分延迟四分之一波长(90度)。在其它实施例中，主放大路径和峰化放大路径两者中的延迟元件可用以实现到达主放大器电路106的输入端口118与峰化放大器108的输入端口120的RF输入信号之间的90度差。进一步如图所示，主放大器电路106和峰化放大器电路108中的每一个分别包括相应电源端122和124，相应放大器电路通过所述电源端被耦合成从电源供应器接收偏置电压，所述电源供应器在本例子中示出为具有电压VDD。放大器106、108中的每一个还包括接地参考端(未示出)，相应放大器电路的部分可通过所述接地参考端电连接到接地参考。
此外，在输入端口118处接收到RF输入信号的第一部分之后，主放大器电路106即刻放大所述信号以便产生第一经放大信号，接着在主放大器电路106的第一输出端126处输出所述第一经放大信号。同样地，在第二输入端口120处接收到RF输入信号的延迟第二部分之后，峰化放大器电路108即刻操作以放大所述信号以便产生第二经放大信号，接着在峰化放大器电路108的第二输出端128处输出所述第二经放大信号。
尽管图1示出主放大器电路106和峰化放大器电路108，但应了解，这些电路中的每一个通常包括提供期望放大的相应单级集成功率晶体管或多级集成功率晶体管(或甚至主要由所述晶体管组成)。主放大器电路106和峰化放大器电路108中的每一个中的每一个晶体管可呈例如金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)形式。通常，此MOSFET的栅极端将是用于相应放大器电路的输入端，且此MOSFET的漏极端将是用于相应放大器电路的输出端。此MOSFET的源极端可电耦合到接地参考(例如，利用集成于半导体管芯内的源极通孔)。在其它实施例中，其它类型的晶体管器件(例如，双极结晶体管(bipolar junction transistor，BJT)、高电子移动性晶体管(high-electron-mobility transistor，HEMT)、异质接面双极晶体管(heterojunction bipolar transistor，HBT)等等)可用于形成放大器电路。应了解，在下文提供的描述中，对峰化放大器电路和主放大器电路的参考还可被理解为由此类放大器电路包括(或构成此类放大器电路的主要组件)的此类晶体管的参考。
进一步如图所示，多尔蒂PA电路100包括一个组合节点130，该节点也可被视为电路100的整体输出端。峰化放大器电路108的第二输出端128直接耦合到组合节点130(且因此第二输出端128电气地与组合节点130是相同节点)。相比之下，主放大器电路106的第一输出端126借助于第二移相和阻抗反相元件110耦合到组合节点130。因此，在与第二输出端128处提供的第二经放大信号组合之前，在第一输出端126处输出的第一经放大信号在组合节点130处延迟了四分之一波长(90度)。因此，通过第二移相和阻抗反相元件110提供的经延迟第一经放大信号与在第二输出端128处提供的第二经放大信号在组合节点130处同相组合，以便构成可被被视为多尔蒂PA电路100的RF输出信号(RFout)的功率相依组合信号。RF输出信号可接着被传递给负载132，其中所述负载耦合于组合节点130与接地端134之间且其中所述负载不构成多尔蒂PA电路100的一部分。
应了解，在图1中，负载132由具有电阻R0的电阻器(使得跨越负载的电压可被视为V0)表示，但尽管以此方式示出负载132，但负载可取决于实施方案或实施例而具有任何任意阻抗(或电阻或电抗)值。此外，应了解，图1中示出的其它组件可在任何特定实施方案或实施例中具有各种值的任意值。
图1的多尔蒂PA电路100意图表示多尔蒂PA电路的多种配置。确切地说，应了解，尽管在一些实施例中主放大器电路106可与峰化放大器电路108在特性和操作上相同或大体上相同，但在其它实施例中，所述两个放大器电路无需在特性和操作上相同或大体上相同。当主放大器电路与峰化放大器电路就管芯(或晶体管)外围来说相同或大体上相同时，多尔蒂PA电路100可被称作对称多尔蒂PA电路，且当主放大器电路与峰化放大器电路就管芯(或晶体管)外围来说不相同时，多尔蒂PA电路100可被称作非对称多尔蒂PA电路。在本文中涵盖的多个实施例中，考虑到峰化放大器电路与主放大器电路之间的操作差异允许物理尺寸优化式不同水平，非对称多尔蒂PA电路备受关注。
转而参看图2，基于使用WCDMA信号仿真多尔蒂PA电路，可以进一步绘制出与主(或载波)管芯相比的峰化管芯中的功耗比，因为它适用于峰值功率OBO(输出回退)水平以及多尔蒂电路的对称(或非对称)水平。此方法仿真可应用于简化模型、以及包括管芯、封装、内部和外部匹配电路、互连件和热接口的一些或所有细节的各种特定产品级模型。如果假设热接口对于主(或载波)管芯和峰化管芯两者相同，那么可减小峰化管芯物理面积，同时在其比较于主管芯时维持更小或大体上相等的功率耗散密度且更好或大体上相等的热性能。
图2特别用于示出在多尔蒂PA电路的各种对称(或非对称)比之下，平均峰化放大器功耗相对于平均主(或载波)放大器功耗与OBO的比值。如所示出，图2的图形200包括第一曲线202、第二曲线204、第三曲线206、第四曲线208和第五曲线210，所述曲线分别示出具有五个不同对称比(r)，即，分别是r＝1.0，r＝1.3，r＝1.5，r＝1.7和r＝2.0，的五个不同示例性PA电路的平均峰化放大器功率耗散与平均主放大器功率耗散的比。尤其，从图2可见，当从大致负12dB的OBO值行进到负6dB的OBO值时，平均峰化放大器功率耗散与平均主放大器功率耗散的比通常从百分之(％)0与10％之间增大到更高水平。而且，一般来说，应从图2了解，当多尔蒂PA电路变得逐渐非对称时，多尔蒂PA电路在运行过程中耗散的功率通过其峰化放大器电路部分逐渐耗散。值得注意的是，在现代通信系统中，多尔蒂PA电路通常在-10dB OBO与-8dB OBO之间操作。因此，在r＝2.0的实施例中，这将表示由图2示出的例子的最大非对称，峰化放大器的平均功率耗散从不达到主放大器中耗散的高达约-8dB OBO的大于约30％到40％(例如，大于约35％)。
现参考图3和图4，示出第一管芯300和第二管芯400的一部分的俯视平面图(且在图4的状况下，剖视俯视平面图)，其中第一管芯300和第二管芯400具有带有产生不同源极到漏极间距的不同源极通孔布置的功率晶体管。图3的第一管芯300是根据本公开的一个实施例的管芯，其实现管芯面积相对于常规管芯布置的大体减小，且图4的第二管芯400相比而言是常规管芯布置的例子。如下文将另外详细描述，图3的第一管芯300具有有助于管芯在物理面积上显著地收缩的特征，同时相比于例如图4的第二管芯400等常规管芯布置仍维持可接受的源极电感。借助于潜在地实现例如增益、功率能力和效率等等效RF性能特征的这些特征，第一管芯300可相比于第二管芯400大体上在物理尺寸上大幅度减小(例如，小30％到60％或更多)，并仍就放大或其它信号处理来说实现与第二管芯400相同或大体上相同的功能目标。
另外，当具有第一源极通孔布置的第一管芯300用作多尔蒂PA的峰化放大器管芯时，多尔蒂PA的性能可与在利用常规峰化放大器管芯的情况下大体上相同，同时使得能够显著地减小峰化放大器管芯面积。在常规多尔蒂PA中，主管芯与峰化管芯中的功率晶体管可具有大体上相同源极到漏极间距，散热器结构被设计成处置多尔蒂PA的主(或载波)晶体管的相对高耗散功率，相同或类似散热器结构还用以处置峰化晶体管的相对低耗散功率。相比于此类常规多尔蒂PA，根据本文中涵盖的至少一些实施例改良型多尔蒂PA将会将第一管芯300用作峰化放大器管芯。在这方面，应了解，第一管芯300是具有利用对接收经调制信号的多尔蒂PA的数学分析的布局的示例管芯，并且处于主(或载波)与峰化管芯外围之间的多种经仿真非对称水平下。为了使峰化管芯面积收缩，修改源极通孔的布局以在与常规管芯(例如图4的管芯)比较时允许更紧密的源极到漏极间距，而不大幅增加有效源极电感。根据各种实施例，修改峰化晶体管布局以缩小峰化管芯面积，与常规管芯相比，在不使峰化管芯中的功耗密度达到或高于载波管芯的功耗密度的情况下，对散热器结构的设计造成极小或不产生影响，同时显著地减小用于总管芯外围(例如，峰化管芯外围加载波管芯外围)的总体面积。
尽管第一管芯300与第二管芯400彼此在多个方面不同，但两个管芯中的每一个确实共同地共享某些特征。确切地说，第一管芯300和第二管芯400中的每一个分别包括具有顶表面和底表面的相应基底衬底310和410。而且，第一管芯300和第二管芯400中的每一个分别包括相应积累结构312和412，所述积累结构分别形成于相应基底衬底310和410的相应顶表面上方。积累结构312和412中的每一个包括多个图案化导电层和多个介电层的相应交替布置，所述导电层和介电层中的每一个形成于相应基底衬底310或410的相应顶表面上方且耦合到相应顶表面。应了解，分别在图3和图4中可见的相应积累结构312和412的相应外表面对应于相应管芯300和400的顶表面。在各种实施例中，基底衬底(或基底半导体衬底)310和410可包括氮化镓(GaN)、碳化硅上GaN、硅上GaN、硅、砷化镓(GaAs)或其它类型的衬底材料。可使用导电穿衬底通孔(through substrate via，TSV)来制作基底衬底的顶表面与底表面之间的电连接。在图3和图4的实施例中，确切地说，第一管芯300包括多个源极通孔302且第二管芯400包括多个源极通孔402，源极通孔302以虚线显示，因为源通孔不完全延伸到第一管芯300的顶表面。
另外关于图3和图4，应了解，第一管芯300和第二管芯400中的每一个包括包括相应多个并联延长晶体管触点或指形件320或420的相应有源设备(例如，晶体管)，所述晶体管触点或指形件大体上在相应管芯的相应栅极衬垫(或栅极接合衬垫)314或414与相应管芯的相应漏极衬垫(或漏极接合衬垫)316或416之间延伸。此外，第一管芯300和第二管芯400中的每一个分别包括相应多个延长沟道区318或418，其中相应沟道区域具体地包括相应触点320或420中的相邻触点之间的空间。相应延长沟道区318或418中的每一个具有邻近或接近于相应栅极衬垫314或414的相应近端322或422和邻近于相应漏极衬垫316或416的相应远端324或424。
此外，在第一管芯300和第二管芯400中的每一个中，相应多个触点320和420中的每一个具体地包括相应多个延长栅极触点326和426、相应多个延长漏极触点328和428和相应多个延长源极触点330和630。延长栅极触点326和426分别从相应栅极衬垫314或414延伸朝向(但不延伸到)相应漏极衬垫316或416，且延长漏极触点328和428分别从相应漏极衬垫316或416延伸朝向(但不延伸到)相应栅极衬垫314或414。相应栅极触点326和426分别大体上上伏于延长沟道区318和418，且相应栅极衬垫314或414将相应多个延长栅极触点326和426中的所有相应延长栅极触点电连接。在其它实施例中，实施多个栅极衬垫，其中每个栅极衬垫电连接栅极触点的子集。
此外，相应漏极触点328和428通常分别沿着延长沟道区318和418中的相应延长沟道区的相应第一侧延伸，且相应源极触点330和630通常分别沿着延长沟道区318和418中的相应延长沟道区的相应第二侧(与第一侧面相对)延伸。更确切地说，相对于漏极触点328和428，相应漏极衬垫316和416将相应多个延长漏极触点328和428中的所有相应延长漏极触点彼此电连接。如同上文所论述的栅极衬垫，在其它实施例中，可实施多个漏极衬垫，其中每个漏极衬垫电连接漏极触点的子集。另外，如将在下文更详细地描述，延长源极触点330和630中的每一个分别电耦合到源极通孔302和402中的一个或多个。源极通孔302和402中的每一个延伸穿过相应基底衬底310和410，以提供耦合到相应源极通孔和相应管芯300和400的相应底表面(例如，且耦合到相应管芯300、400的充当接地参考的底表面上的导电层)的源极触点330和630中的一个或多个之间的导电路径。如本文所使用，“源极到漏极间距”指源极触点330、630与漏极触点328、428当中的相邻触点的中心之间的距离(在图3和4中的水平方向上)。另外，尽管已在上文同义地使用术语“触点”与“指形件”，但在一定程度上晶体管“指形件”还可被视为是管芯上的相邻对源极触点与漏极触点的分组，“源极到漏极间距”可因此还指给定晶体管指形件的一对源极触点与漏极触点的中心之间的距离(在水平方向上)。
尽管如上所述关于第一管芯300和第二管芯400的上述描述，图3的第一管芯300与图4的第二管芯400的比较示出两个管芯之间的差异。使得第一个管芯300的管芯面积大幅度减少，同时可能达到与常规管芯(如第二管芯400)大体相同的操作水平。确切地说，应了解，在第一管芯300中，存在沿着单个轴或行304布置的多个源极通孔302，所述轴或行可被理解为限定第一管芯300的X维。另外，应了解，行304中的源极通孔302中的每一个邻近于两个或更多个(通常一对)源极触点330的相应分组的近端322(在图3中，在其下方)而定位(如所示出)。在本示例实施例中，源极通孔302在横截面上是圆形的，直径具有接近源极触点330中的两个相邻源极触点之间的距离的范围。在替代实施例中，源极通孔302可具有其它形状或尺寸。举例来说，在替代实施例中，源极通孔中的每一个可具有是椭圆形的横截面形状，长轴(与行304对准或平行)大于短轴(垂直于主轴且在第一管芯300的顶表面内或平行于所述顶表面)。
在本实施例中，源极通孔302中的每一个具体地与对准或几乎对准于相应源极通孔的源极触点330的相应子集电连接或耦合。在本例子中，三个(或四个)源极触点330与源极触点中的每个相应源极触点电连接或耦合，但在其它实施例中，有可能不同数目个源极触点(例如，一个、两个、五个或六个)将耦合到每个相应源极通孔。因此，在如所示出的本实施例中，第一管芯300包括多个部分306，其中部分306中的每一个包括源极通孔302和相应的(对准或几乎对准)源极触点330的一个或多个，其电连接或耦合到相应的源极通孔。尽管图3的当前实施例具体地将第一管芯300示出为具有八个部分306(对应于八个源极通孔302)，但任何给定管芯中存在的部分的数目可视实施例而变化。此外，尽管相应部分306在上文被描述为具体地包括源极通孔302中的相应源极通孔和源极触点330中的对应源极触点，但相应部分306还可被理解为包括邻近或接近于相应部分内的相应源极触点330的漏极触点328中的相应漏极触点和沟道区域318中的相应沟道区域(可能还有栅极触点326中的相应栅极触点)。
另外参考图5、6和7，在图5中提供第一管芯300的部分306中第一部分(示出为局部部分500)的剖视俯视平面图，连同图6和7中的所述局部部分的若干横截面图。尽管在图5中仅示出局部部分500，但应了解，在许多或大多数管芯布置中，部分306中的多个将以类似于图3所示的方式彼此并排放置，其中部分306彼此并排放置。如图5中所示出，局部部分500包括是源极通孔302中的一个的第一源极通孔502。而且，局部部分500另外包括源极触点330当中的第一多个(在此例子中，四个)源极触点530、栅极触点326当中的第一多个(在此实施例中，六个)栅极触点526和漏极触点328当中的第一多个(在此实施例中，三个)漏极触点528。此外，延长沟道区318当中的延长沟道区518定位于每个触点330、326、328之间。鉴于图3应了解，尽管未示出，但相对于邻近第一源极通孔502的局部部分500存在栅极衬垫314，且在延长沟道区518的远端324(图5中未示出)处相对于局部部分500存在漏极衬垫316。所有源极通孔、源极、栅极和漏极触点以及延长沟道区502、530、526、528和518支撑于衬底部分510上，所述衬底部分是图3的第一管芯300的基底衬底310的一部分。
另外关于图6和7，分别提供图5的局部部分500的第一横截面图540、第二横截面图560和第三横截面图580，以另外示出如何相对于彼此实施局部部分的各组件。关于具体地示出第一横截面图540和第二横截面图560的图6，第一横截面图540具体地是沿着图5的线A-A穿过局部部分500截取的横截面图，且第二横截面图560具体地是沿着图5的线B-B穿过局部部分截取的横截面图。关于具体地示出第三横截面图580的图7，所述横截面图具体地是沿着图5的线C-C穿过局部部分500截取的横截面图。关于第一横截面图540，应了解，在沿着局部部分500的中区542内的位置处截取此横截面，所述中区位于包括延长沟道区518的延长沟道区318的近端322与远端324之间。第一横截面图540具体地示出源极触点530、漏极触点528和栅极触点526如何全部大体上布置于局部部分500的顶部层级544上，以便定位于设置衬底部分510的较低层级546上方。另外，从横截面图540可见，栅极触点526通常比接近漏极触点528更接近源极触点530而定位。从图6应了解，延长沟道518实际上可被视为分别在每一对相邻源极触点与漏极触点之间(例如，每个源极漏极对之间)且在定位于每一对相邻源极触点与漏极触点之间的每个相应栅极触点下延伸的沟道，且另外可被视为基本上嵌入于较低层级546的对应于衬底部分510的顶表面下方。
另外，关于第一横截面图540，可见当从中区542的中心部分内朝向中区的邻近第一源极通孔502的末端行进时，最终到达线B-B的不再存在漏极触点528的位置，且在所述位置处源极触点530和栅极触点526的相对布置变成不同于中区542的中心部分处存在的布置(例如，不同于在沿着线A-A截取的第一横截面图540处存在的布置)。确切地说，从第二横截面图560可见，在线B-B的位置处，栅极触点526保持在顶部层级544处，但源极触点530相对朝上通过，以便定位于顶部层级544上方的另一顶部层级545处。另外可见，在线B-B的位置处，源极触点530在中区542处变得相对于源极触点的宽度扩宽，使得源极触点530悬垂于栅极触点526。在高于顶部层级544但低于另一顶部层级545的另外的层级550处设置气隙(或介电层)，以使得源极触点530在线B-B的位置处保持与栅极触点526电绝缘。在栅极触点526之间的区处，在顶部层级544内还存在气隙(或介电层)。
从图6和图5应了解，栅极触点526和源极触点530的此相对竖直布置不仅准许那些触点保持彼此电绝缘，而且准许栅极触点526电连接/耦合到栅极衬垫314和源极触点530，以全部电连接/耦合到第一源极通孔502，同时保持电绝缘。更确切地说，如由图5示出，在本实施例中，栅极触点526包括或与连接部分552一体地形成，所述连接部分围绕第一源极通孔502通过并从那些栅极触点526延伸到栅极衬垫314(见图3)。而且，源极触点530包括或与连接部分556一体地形成，在所述连接部分处那些源极触点彼此合并，并电连接/耦合那些源极触点与第一源极通孔502。如由虚线554具体地示出，连接部分552具体地包括定位于电连接并耦合源极触点530与源极通孔502的连接部分556下方(在在其间有气隙/介电层)的片段。借助于连接部分556在连接部分552的区段上方延伸并与其电绝缘的此“地道”布置，源极触点530保持与栅极触点526电绝缘。
另外相对于图7，第三横截面图580另外示出图5的线C-C处的局部部分500的组件的相对布置，线C-C通过第一源极通孔502。在此位置处，连接部分552已完全通过连接部分556下方，且因此所有连接部分552和556在对应于衬底部分510的较低层级546上方的顶部层级544处。另外，在此位置处，可见第一源极通孔502由后侧金属层558形成。如所示出，远离第一源极通孔502的位置，后侧金属层558沿着较低层级546下方的底部层级561延伸(较低层级处于底部层级与顶部层级544之间)。但是，在第一源极通孔502的位置处，后侧金属层558包括朝上行进穿过较低层级546且直到连接部分556以便与其接触且电连接/耦合的大体上杯形或锥形的构型562。具体地说，此大体上杯形或锥形的构型562可被视为构成第一源极通孔502，并致使将图5中的第一源极通孔示出为圆形结构。借助于此布置，连接部分556和因此源极触点530(而非栅极触点526或漏极触点528)电连接/耦合到后侧金属层558(且通常由此到接地)。涉及第一源极通孔502(如同源极通孔302中的任一个)的此布置可允许功率耗散，可提供源极电感，可充当增益减小组件或布置，并可用以提供负反馈。
如从如图4中所示出的第二管芯400相对于图3、5、6和7的第一管芯300的比较显而易见，第二管芯400具有不同于上文关于第一管芯300所描述的特征的多个特征。确切地说，如图4中所示出，第二管芯400的源极通孔402不仅沿着单个行(例如行304)布置，而且实际上布置于第一行403和第二行405中。第一行403中的每个相应源极通孔402定位于相应对邻近延长触点之间(例如，源极触点630和栅极触点426中的邻近触点之间，或源极触点630和漏极触点428中的邻近触点之间)。这与图3、5、6和7的第一管芯300形成对比，其中例如第一源极通孔502等源极通孔302定位成邻近于源极触点330(且在其末端处)，而非在源极触点330和/或漏极触点328之间。另外，相比于具有仅沿着行304的源极通孔302的第一管芯300，源极通孔402的第二行405对于第二管芯400中的源极通孔的第一行403冗余。
基于图3、5、6和7，应了解，图3、5、6和7的第一管芯300需要一种布置，其第一管芯300的源极到漏极间距相比较于第二管芯400的更大的源极到漏极间距要缩小很多。举例来说，第一管芯300可具有比第二管芯400的源极到漏极间距小至少30％的源极到漏极间距。而且，鉴于第一管芯300相对于第二管芯400的这些特性，图3、5、6和7的第一管芯300布置比图4的第二管芯400布置在相同物理区域中实现大体上更多的外围。换句话说，第一管芯300的第一物理管芯面积与总栅极外围比小于第二管芯400的第二物理管芯面积与总栅极外围比。实际上，由于这些差异，在本示例实施例中，第一管芯300的外围相对于第二管芯400的外围的比，可得到四倍的改进，或第一管芯300的物理管芯面积与总栅极外围比可比第二管芯400的对应比小至少30％。
借助于第一管芯300与第二管芯400之间的这些差异，有可能形成将第一管芯300用作峰化管芯并将第二管芯400(或另一常规管芯)用作主(或载波)管芯的总体多尔蒂PA电路。将第一管芯300用作峰化管芯的此多尔蒂PA电路可相对于常规多尔蒂PA电路(其将不会将例如第一管芯300等改良型管芯用作峰化管芯)在物理尺寸上大幅度减小，并同时仍实现从性能观点合乎需要或可接受的RF操作和热功率耗散。实际上，尽管图3、5、6和7的第一管芯300仅仅是意图由本公开涵盖的峰化管芯布置的一个例子，但在此例子中第一管芯300在尺寸上比第二管芯400小大致65％。即使在本示例实施例中的第一管芯300相比于第二管芯400具有沿着其Y维(垂直于行403或405中的任一个且大体上平行于源极触点630/管芯的顶表面的尺寸)沿着其Y维(垂直于对应于行503的X维且大体上平行于源极触点330/管芯的顶表面的尺寸)测得的尺寸稍大，也可实现第一管芯300相比于第二管芯400的尺寸的减小。因此，将第一管芯300用作峰化管芯的总体多尔蒂PA电路可大体上小于不使用第一管芯300的常规多尔蒂PA电路。
尽管第一管芯300的尺寸相比于第二管芯400减小，将第一管芯300用作峰化管芯并将第二管芯400(或另一常规管芯)用作主管芯的总体多尔蒂PA电路可实现合乎需要或可接受的热功率耗散性能。在本示例实施例中，有可能第一管芯300在操作为峰化管芯时可经历比一些常规管芯将在充当峰化管芯时所经历略微更高的温度。然而，在本实施例中，第一管芯300可操作为峰化管芯，其方式使得其不会形成主管芯的比第二管芯400(或其它常规管芯)在操作期间变得大体上更较热，且因此总体多尔蒂PA电路将从热功率耗散观点在合乎需要或可接受的水平内操作。另外，将第一管芯300用作峰化管芯并将第二管芯400(或另一常规管芯)用作主管芯的此多尔蒂PA电路还可实现等于或大体上等于通过将常规管芯用作峰化管芯的多尔蒂PA电路实现的RF性能，特别是当借助于第一管芯300实现的RF性能等于或大体上等于借助于第二管芯400实现的RF性能(或以其它方式可接受)。
应了解，在本文中涵盖的至少一些实施例中，第一管芯300是用于给定多尔蒂PA电路中的唯一管芯或唯一类型的管芯，使得多尔蒂PA电路中存在的任何一个或多个峰化放大器电路(例如，图1的峰化放大器电路108)由第一管芯300或多个此类管芯提供。然而，在本文中涵盖的一些替代性实施例中，第二管芯400(或若干此类管芯)还可结合给定多尔蒂PA电路中的第一管芯300使用。
举例来说，管芯400可在一些实施例中用作上面形成有一个或多个主放大器电路(例如，图1的主放大器电路106)的主(或载波)管芯。因此，本发明还旨在涵盖具有一个或多个峰化放大器电路以及一个或多个主放大器电路的多尔蒂PA电路，所述峰化放大器电路由一个或多个管芯(由管芯300表示)提供，所述主放大器电路由一个或多个管芯(由管芯400表示)提供。鉴于此状况，应了解，管芯300与管芯400之间在源极到漏极间距或物理管芯面积与总栅极外围比方面的性能差异的上述例子可存在于单个多尔蒂PA电路中，其中管芯300用以提供峰化放大器电路且管芯400用以提供主放大器电路。
更确切地说，本公开意图涵盖具有主放大器电路和峰化放大器电路的多尔蒂PA电路(或其它多路径PA电路或放大器系统)的实施例，其中与峰化放大器电路(或用于此电路中的晶体管)相关联的物理管芯面积与总栅极外围比相比于与主放大器电路(或用于此电路中的晶体管)相关联的物理管芯面积与总栅极外围比小至少30％或甚至更高。而且，本公开意图涵盖具有主放大器电路和峰化放大器电路的多尔蒂PA电路的实施例，其中与峰化放大器电路(或用于此电路中的晶体管)相关联的源极到漏极间距比与主放大器电路(或用于此电路中的晶体管)相关联的源极到漏极间距比小至少30％或甚至更高。
转而参看图8、图9和图10，具有根据图3、5、6和7中示出的实施例(或本文中涵盖的其它实施例)的峰化放大器电路的多尔蒂PA电路可呈多种形式中的任一个。图8具体地示出具有在单个封装806中并排布置的主放大器管芯802和更小(或收缩)的峰化放大器管芯804的非对称多尔蒂PA电路800(具有大致2∶1的非对称)的一部分的俯视图。在此示例实施例中，主放大器管芯802和峰化放大器管芯804中的每一个分别相对于相应集成无源装置(integrated passive device，IPD)808和810耦合，所述集成无源装置中的每一个还形成于封装806上。更确切地说，如所示出，主放大器管芯802借助于第一组线接合812耦合到封装806的第一引线814。此外，在其相对侧上，主放大器管芯802借助于第二组线接合816耦合到IPD 808，且IPD 808又借助于第三组线接合818耦合到封装806的第二引线820。对于峰化放大器管芯804，其借助于第四组线接合822耦合到封装806的第三引线824，并另外借助于第五组线接合826耦合到IPD 810，所述IPD又借助于第六组线接合828耦合到封装806的第四引线830。在本实施例中，第二引线820构成到主放大器管芯802的输入端，所述主放大器管芯借助于线接合816和818以及IPD 808耦合到第二引线。借助于这些连接，第二引线820构成主放大器管芯802的栅极输入端。另外，借助于线接合812耦合到主放大器管芯802的第一引线814构成主放大器管芯的漏极输出。另外，如所示出，借助于第五线接合826、第六线接合828和其间连接的IPD 810耦合到峰化放大器管芯804的第四引线830构成峰化放大器管芯804的栅极输入端。另外，借助于第四线接合822耦合到峰化放大器管芯804的第三引线824构成峰化放大器管芯的漏极输出连接。在图8中未示出多尔蒂PA电路功率分配器(其将耦合到如上所述是输入端或引线的第二引线820和第四引线830)和功率组合器(其将耦合到如上所述是输出端或引线的第一引线814和第三引线824)。
峰化放大器管芯804可呈图3、5、6和7中示出的形式或根据本文中的其它形式。根据已关于图3、5、6和7提供的描述，图8的峰化放大器管芯804被示出为大体上小于主放大器管芯802。在此例子中，峰化放大器管芯804具体地是主放大器管芯802的尺寸的大致一半。另外，在本实施例中，峰化放大器管芯804经尺寸优化。实际上，尽管物理上小于主放大器管芯802，但峰化放大器管芯804仍然具有主放大器管芯802的约两倍的栅极外围。峰化放大器管芯804因此比主放大器管芯封装地密集地多，且因为峰化放大器管芯804是主放大器管芯802尺寸的(约)一半，所以这意味着峰化放大器电路具有主放大器管芯的热密度的(约)四倍。
参考图9，在另一实施例中，多尔蒂PA电路900的一部分包括设置于第一封装903上的主放大器管芯902和设置于第二封装906上的峰化放大器管芯904。第一封装903和第二封装906中的每一个是双引线封装(相比于图8的封装806，其是四引线封装)。多尔蒂PA电路900的部分与图8的多尔蒂PA电路800的部分大体上相同，除非主放大器管芯902和相关联电路系统与峰化放大器管芯904和相关联部件单独地封装于单独封装903和906上，而非集成于单个封装上。因此，类似于图8的布置，图9的多尔蒂PA电路900是非对称多尔蒂PA电路(又具有大致2∶1非对称)，其中峰化放大器管芯904小于主放大器管芯902(或相对于且收缩)。与关于图8示出大体上相同，主放大器管芯902耦合到IPD 908且峰化放大器管芯904耦合到IPD 910，其中相应IPD处于相应封装903和906上。
另外如所示出，主放大器管芯902借助于第一线接合912耦合到第一封装903的第一引线914，且还通过第二组线接合916耦合到第一IPD908，所述IPD又通过第三组线接合918耦合到第二引线920。类似地，峰化放大器管芯904借助于第四组线接合922耦合到第三引线924，所述第三引线是第二封装906的第一引线。此外，峰化放大器管芯904通过第五组线接合926耦合到IPD 910，IPD 910又借助于第六组线接合928耦合到第四引线930(所述第四引线是第二封装906的第二引线)。而且，如关于图8所论述，主放大器管芯902的尺寸大体上是峰化放大器管芯904的两倍。而且，峰化放大器管芯904经尺寸优化(或增强)，且相比于主放大器管芯902在物理上紧密。在图9中未示出多尔蒂PA电路功率分配器(其将耦合到是输入端或引线的第二引线920和第四引线930)和功率组合器(其将耦合到是输出端或引线的第一引线914和第三引线924)。
转而参看图10，在另一实施例中，多尔蒂PA电路1000呈非对称多尔蒂PA电路的形式，所述电路在完全集成环境1001中具有主放大器管芯和更小(或收缩)的峰化放大器管芯。在此例子中，多尔蒂PA电路1000包括在RF输入端1006与RF输出端1008之间并联耦合到共同衬底(例如，PCB)的主放大器管芯1002和峰化放大器管芯1004。主放大器管芯1002借助于第一组线接合1010耦合到连杆1012(例如，功率分离器，其中为简单起见未示出相移特征)，所述连杆又直接耦合到RF输入端1006。另外，主放大器管芯1002还借助于第二组线接合1014耦合到第二连杆1016(例如，功率组合器，其中为简单起见未示出相移特征)，所述线接合又通过所述第二连杆耦合到RF输出端1008。另外，峰化放大器管芯1004借助于第三组线接合1018耦合到连杆1012，所述峰化放大器管芯1004通过所述连杆耦合到RF输入端1006。此外，峰化放大器管芯1004还借助于第四组线接合1020耦合到连杆1016，峰化放大器管芯1004还通过所述连杆耦合到RF输出端1008。
如关于图8的多尔蒂PA电路800和图9的多尔蒂PA电路900所论述，图10的多尔蒂PA电路1000是非对称多尔蒂PA电路(具有大致2∶1的非对称)，其中峰化放大器管芯1004收缩或小于主放大器管芯1002。同样，如关于图8和图9所述，此非对称性在图10中显而易见，都来自如图所示主放大器管芯1002相对于峰化放大器管芯1004的相对较大尺寸。如同多尔蒂PA电路800和900的峰化放大器管芯，多尔蒂PA电路1000的峰化放大器管芯1004可成如上文关于图3、5、6和7所描述的形成(或本文中涵盖的其它形式)，经尺寸优化或增强，并还比多尔蒂PA电路1000的主放大器管芯1002占据更少的物理空间。
参考图11，尽管图1、图8、图9和图10设想使用单个主放大器电路和单个峰化放大器电路的多尔蒂PA电路，但本公开意图还涵盖其它类型的多尔蒂PA电路，包括具有多于一个峰化放大器电路的多尔蒂PA电路。举例来说，图11是具体地构成多尔蒂PA电路的输出配置1101的输出部分的N路多尔蒂PA电路的一部分的示意图1100。输出配置1101具体地包括主放大器电路1102、第一峰化放大器电路1104和N-2个另外的峰化放大器电路1106。N-2个另外的峰化放大器电路1106意图具体地表示作为第一峰化放大器电路1104的补充的一个或多个另外的峰化放大器电路。
作为例子，示意图1100具体地将N-2个另外的峰化放大器电路1106示出为涵盖第一另外的峰化放大器电路1108和第二另外的峰化放大器电路1110。在此类示例实施例中，输出配置1101是N路多尔蒂PA电路的输出配置，其中N＝4，也就是说，其中存在示出为峰化放大器电路1104、1108和1110的三个峰化放大器电路。但是，不管在图11中示出的内容，且如以下省略号1111表示，由放大器电路1106涵盖的另外的峰化放大器电路的实际数目是任意的，并可取决于实施例而包括一个、两个、或多于两个峰化放大器电路。从图1应另外了解，主放大器电路1102和峰化放大器电路1104、1108和1110中的每一个在相应电源端1132、1134、1138和1140处耦合到电源供应器(示出为具有电压VDD)。
另外，如图11中所示出，主放大器电路1102以及峰化放大器电路1104、1108和1110具有相应输出端，所述输出端在本实施例中分别示出为输出端1112、1114、1118和1120。还如图11中所示出，输出端1112、1114、1118和1120中的每一个至少间接地与输出配置1101的RF输出端1116耦合。RF输出端1116耦合到负载，负载在本例子中可以是负载132并以图1中示出的负载的方式耦合于输出端1116与接地端134之间。
此外，类似于图1中的主放大器电路106的输出端126借助于第二90度相移和阻抗反相元件(或第二四分之一波长发射线或变压器区段)110耦合到组合节点(输出端)130的方式，在输出配置1101中存在若干四分之一波长传输线。更确切地说，第一四分之一波长发射线1122耦合于主放大器电路1102的输出端1112与第一峰化放大器电路1104的输出端1114之间。另外，因为输出配置1101包括多于单个峰化放大器电路，所以第一峰化放大器电路1104的输出端1114不直接耦合到RF输出端1116，而是实际上第一另外的四分之一波长发射线1124耦合于第一(N-2)另外的峰化放大器电路1108的输出端1114与输出端1118之间，且第二另外的四分之一波长发射线1128耦合于第二(N-1)另外的峰化放大器电路1110的输出端1118与输出端1120之间，所述峰化放大器电路直接耦合到RF输出端1116。
尽管图11仅示出输出配置1101，但应了解，所述输出配置意图仅表示总体多尔蒂PA电路的一部分，除了输出配置以外，所述部分还将包括输入区或输入配置。此输入配置部分将对应于功率分配器(或分离器)102和四分之一波长发射线104，将通过所述功率分配器和发射线将RF输入信号提供给输出配置1101的各种主放大器电路和峰化放大器电路(例如，主放大器电路1102和峰化放大器电路1104、1106)。正因为输出配置包括连结各种放大器电路1102、1104与1106的依序连接的四分之一波长传输线1122、1124和1128，所以同样地输入配置在此实施例中将包括连结功率分离器与峰化放大器电路1102、1104、1106中的连续峰化放大器电路的多于一个四分之一波长发射线链接。尽管在图11中示出输出发射线1122、1124、1128的特定布置，但还可使用其它布置，且此类输出布置将取决于在放大器电路1102、1104、1106、1108的输入处应用于RF信号的相移。
另外，应了解，在由图11表示的具有多个峰化放大器电路以及主放大器电路(而非仅单个峰化放大器电路)的多尔蒂PA电路实施例中，与峰化放大器电路中的每一个(或用于每个此电路中的晶体管中的每一个)相关联的相应物理管芯面积与总栅极外围比可比与主放大器电路(或用于此电路中的使用)相关联的物理管芯面积与总栅极外围比小至少30％或甚至更高，且可能取决于相关峰化放大器电路而相差不同量(例如，峰化放大器电路中的一个可具有小于另一峰化放大器电路的物理管芯面积与总栅极外围比的相应物理管芯面积与总栅极外围比)。而且，在由图11表示的具有多个峰化放大器电路以及主放大器电路(而非仅单个峰化放大器电路)的多尔蒂PA电路实施例中，与峰化放大器电路中的每一个(或用于每个此电路中的晶体管中的每一个)相关联的相应源极到漏极间距可比与主放大器电路(或用于此电路中的晶体管)相关联的源极到漏极间距小至少30％或甚至更高，且可能取决于相关峰化放大器电路而相差不同量(例如，峰化放大器电路中的一个的源极到漏极间距——其相对于主放大器电路的源极到漏极间距构成30％的减小——可小于另一峰化放大器电路的源极到漏极间距——其可例如相对于主放大器电路的源极到漏极间距是25％的减小)。
鉴于本公开意图涵盖包括多于一个峰化放大器电路的另外的形式的多尔蒂PA电路，例如由图11的输出配置1101部分地表示的多尔蒂PA电路，应了解，本公开还意图涵盖用于类似于图8、9和10的多尔蒂PA电路的此类多尔蒂PA电路的多个不同封装布置和实施方案布置。更确切地说，在这方面，图12示出类似于图8的多尔蒂PA电路的多尔蒂PA电路1200，考虑到所述多尔蒂PA电路的所有主放大器电路和峰化放大器管芯设置于单个封装1206上，所述封装在此实施例中是六引线封装。更确切地说，如所示出，多尔蒂PA电路1200是具有主放大器管芯1202、第一峰化放大器管芯1204和第二峰化放大器管芯1205的非对称三通多尔蒂PA电路(具有大致2∶2∶1的非对称)，其中所述峰化放大器管芯中的每一个经尺寸优化(或增强)。多尔蒂PA电路1200(根据其输出部分)对应于输出配置1101的N＝3的版本，即，另外的峰化放大器电路1106仅包括第一另外的峰化放大器电路1108以及峰化放大器电路1104的版本。
还如图12中所示出，主放大器管芯1202、第一峰化放大器管芯1204和第二峰化放大器管芯1205中的每一个耦合到相应IPD 1208、1209和1210。主放大器管芯1202借助于第一组线接合1212耦合到第一引线1214，且还通过第二组线接合1216耦合到第一IPD 1208，所述IPD又通过第三组线接合1218耦合到第二引线1220。另外，第一峰化放大器管芯1204借助于第四组线接合1222耦合到第三引线1224，且还通过第五组线接合1226耦合到第二IPD1209，所述第二IPD又通过第六组线接合1228耦合到第四引线1230。此外，第二峰化放大器管芯1205借助于第七组线接合1232耦合到第五引线1234，并另外还通过第八组线接合1236耦合到第三IPD 1210，所述第三IPD又通过第九组线接合1238耦合到第六引线1240。
在此实施例中，峰化放大器管芯1204和1205中的每一个经尺寸优化(或增强)且相比于主放大器管芯1202在物理上更小(或收缩)。这从峰化放大器管芯1204、1205相比于如所示出的主放大器管芯1202的相对尺寸显而易见。类似于图8的实施例，图12的第二引线1220、第四引线1230和第六引线1240(在此图示中，底部引线)分别是主放大器管芯1202、第一峰化放大器管芯1204和第二峰化放大器管芯1205的栅极输入端。而且，图12的第一引线1214、第三引线1224和第五引线1234(在此图示中，顶部引线)分别是主放大器管芯1202、第一峰化放大器管芯1204和第二峰化放大器管芯1205的漏极输出端。
参考图13，本公开还意图涵盖具有大体类似于图12的组件的组件但由多个(在此例子中三个)封装提供的多尔蒂PA电路的另一实施例。出于此原因，图13的实施例涉及图12的实施例，其方式类似于上文所描述的图8的实施例与图9的实施例之间的关系。更确切地说，图13的多尔蒂PA电路1300包括主放大器管芯1302和相关联电路系统、第一峰化放大器管芯1304和相关联电路系统以及第二峰化放大器管芯1305和相关联电路系统，其分别定位于第一封装1301、第二封装1303和第三封装1306上。同样如关于图12的实施例，多尔蒂PA电路1300是非对称多尔蒂PA电路(具有大致2∶2∶1的非对称)，其中第一峰化放大器管芯1304和第二峰化放大器管芯1305经尺寸优化(或增强)且相比于主放大器管芯1302在物理上更小(或收缩)。多尔蒂PA电路1300(根据其输出部分)对应于输出配置1101的N＝3的版本，即，另外的峰化放大器电路1106仅包括第一另外的峰化放大器电路1108以及峰化放大器电路1104的版本。
尽管主放大器管芯1302和相关联电路系统、第一峰化放大器管芯1304和相关联电路系统以及第二峰化放大器管芯1305和相关联电路系统分别设置于个别封装1301、1303和1306上，但多尔蒂PA电路1300的组件和布局以其它方式类似于图12的多尔蒂PA电路1200的组件和布局。确切地说，主放大器管芯1302耦合到第一IPD 1308，第一峰化放大器管芯1304耦合到第二IPD 1309，且第二峰化放大器管芯1305耦合到第三IPD 1310。另外，主放大器管芯1302与第一IPD 1308在第一封装1301的第一引线1314与第二引线1320之间相对于彼此串联耦合，所述第一引线和第二引线分别构成主放大器电路的漏极输出端和栅极输入端。借助于对应于图12的第一组线接合1212、第二组线接合1216和第三组线接合1218的第一组线接合1312、第二组线接合1316和第三组线接合1318实现这些组件的耦合。
而且，在第二封装1303上，以与第一峰化放大器管芯1204和IPD1209耦合于图12中的引线1224与1230之间的大体上相同的方式，第一峰化放大器管芯1304在第三引线1324与第四引线1330之间与第二IPD 1309串联耦合。借助于与图12的线接合组1222、1226和1228履行大体上相同的作用的第四组线接合1322、第五组线接合1326和第六组线接合1328实现这些组件的耦合。而且，关于第三封装1306，以与第二峰化放大器管芯1205和IPD 1210耦合于图12中的引线1234与1240之间的大体上相同的方式，第二峰化放大器管芯1305在第五引1334与第六引线1340之间与第三IPD 1310串联耦合。更确切地说，如所示出，以与图12的线接合组1232、1236和1238在图12中将引线1234、1240、第二峰化放大器管芯1205与IPD 1210彼此连结大体上相同的方式，第七线接合1332、第八线接合1336和第九线接合1338将第五引线1334、第六引线1340、第二峰化放大器管芯1305与IPD 1310彼此连结。
参看图14，示出另一多尔蒂PA电路1400，其中整个PA电路安装或设置于集成环境1401(例如，PCB)上。如同图12和13的多尔蒂PA电路，多尔蒂PA电路1400是具有主放大器管芯1402、第一峰化放大器管芯1404和第二峰化放大器管芯1405的非对称三通多尔蒂PA电路(具有大致2∶2∶1的非对称)。应了解，图14中的布置类似于图10的布置，不同之处在于图14的多尔蒂PA电路1400包括第一峰化放大器管芯1404和第二峰化放大器管芯1405两者，而非仅存在图10中示出的单个峰化放大器管芯1004。又如关于图12和13的实施例，多尔蒂PA电路1400是非对称多尔蒂PA电路，其中第一峰化放大器管芯1404和第二峰化放大器管芯1405经尺寸优化(或增强)且相比于主放大器管芯1402在物理上更小(或收缩)。多尔蒂PA电路1400(根据其输出部分)对应于输出配置1101的N＝3的版本，即，另外的峰化放大器电路1106仅包括第一另外的峰化放大器电路1108以及峰化放大器电路1104的版本。
类似于图10的实施例，借助于第一连杆1412(例如，功率分离器，其中为简单起见未示出相移特征)和第二连杆1416(例如，功率组合器，其中为简单起见未示出相移特征)，在RF输入端1406与RF输出端1408之间将主放大器管芯1402、第一峰化放大器管芯1404与第二峰化放大器管芯1405彼此并联耦合，所述第一连杆和第二连杆分别直接耦合到输入端1406和输出端1408。另外，如所示出，第一组线接合1410和第二组线接合1414分别耦合主放大器管芯1402与第一连杆1412和第二连杆1416，第三组线接合1411和第四组线接合1415分别耦合第一峰化放大器管芯1404与第一连杆1412和第二连杆1416，第五组线接合1418和第六组线接合1420分别耦合第二峰化放大器管芯1405与第一连杆1412和第二连杆1416。还类似于如关于图10所论述，第一峰化放大器管芯1404和第二峰化放大器管芯1405中的每一个经尺寸优化(或增强)且相比于主放大器管芯1402在物理上更小(或收缩)，如相对于如图14中所示出的主放大器管芯通过峰化放大器管芯的相对的两个尺寸举例示出。
从以上描述，应了解，本文中涵盖的多尔蒂PA电路的各种实施例可相比于常规电路实现多种益处或优点中的任何一个或多个。如已论述，在某些实施例中，可增强多尔蒂PA电路的总体紧密性或例如多尔蒂PA电路内的一个或多个峰化放大器电路等一个或多个放大器电路的紧密性。在一些示例实施例中，可实现比常规峰化管芯小30％到60％(或小35％、小65％或甚至更多)的峰化管芯。通过实施具有更小管芯面积的管芯，有可能还实施还使用更小更便宜的封装的多尔蒂PA电路。电路的此类小型化不仅可表示直接成本的改善，而且引起参数的增强，例如其内部实施电路的系统产品的重量或体积，例如蜂窝或移动装置系统或基站系统或产品(这可能是重要的，因为大部分应用现是基于远程无线电头(RRH)或桅杆磁头)。
在本文中涵盖的一些实施例中，可通过来实施与两个源极触点或多个源极触点对准的一个或多个源极通孔实现这些或其它益处或优点中的一个或多个。更确切地说，为了允许较紧密的源极到漏极(源极/漏极)间距而不显著地增大源极电感或对应地损害RF增益)，源极通孔可在多个源极触点组下方定位/移动，以便对于源极触点(在至少一些状况下，对于所有源极触点)且在低电感下使源极到接地连接保持均匀。换句话说，在至少一些实施例中，以此方式实施源极通孔可实现更紧密的源极到漏极间距、最小(或最小化)源极电感损失、和不同(或在至少一些状况下，所有)源极触点的一致源极到接地路径中的一个或多个，同时就Y维尺寸(如上文所描述而理解Y维)来说仅可能经历小的损失。
在至少一些此类实施例中，线接合衬垫保持在某一宽度下，所述宽度足以允许足够的并联线接合连接，以处置平均漏极电流(有余地保持线接合温度小于或等于200摄氏度最大温度)，并允许到内部无源元件或封装引线的阻抗匹配连接处于足够低的Q(电抗与电阻比)下以允许RF带宽要求可接受。而且，在本文中涵盖的改良型多尔蒂功率放大器电路的至少一些实施例中，峰化管芯对控制的初始负载拉动相比于常规多尔蒂PA电路示出等效的增益(Gp)和更高的效率(且测试还已示出在P3dB脉冲负载拉动之后无线路损坏)。
应了解，本公开意图涵盖电路、系统以及操作、制造和实施方法的多个实施例，包括但不限于上文所描述的电路、系统和方法。尽管本公开尤其描述若干多尔蒂PA电路，但应了解，除了上文所描述的多尔蒂PA电路以外，亦本公开意图涵盖多种其它形式的多尔蒂PA电路、其它形式的多路径PA或其它放大器电路和其它电路、以及多种放大器、移动装置、通信系统和使用此类电路中的任一个的其它系统。尽管可以设想放大器电路(包括峰化放大器电路)和相关联晶体管或其它组件在本文中涵盖的至少一些实施例中将是氮化镓(GaN)半导体装置，但本公开还意图涵盖放大器电路或相关联晶体管或其它组件使用其它半导体材料或使用其它半导体材料制造的实施例。举例来说，在一些实施例中，晶体管可以是侧向扩散式金属氧化物半导体(laterally diffused metal oxide semiconductor，LDMOS)硅基装置、硅锗(SiGe)装置、砷化镓(GaAs)装置或基于III-V型材料装置。
另外，本公开意图涵盖制造或以其它方式实施此类电路和系统的方法。举例来说，本公开意图涵盖制造或实施多尔蒂PA电路或其它电路的方法，其中提供与两个源极触点或多于两个源极触点对准的源极通孔。并且，举例来说，本公开意图涵盖制造或实施多尔蒂PA电路或其它电路的方法，其中相对于一个或多个主放大器电路实施一个或多个峰化放大器电路，其中峰化放大器管芯比主放大器管芯大体上尺寸更小。
此外，根据在本文中涵盖的至少一个示例实施例，一种多路径功率放大器包括第一半导体管芯，其具有第一源极到漏极间距的集成式第一晶体管，和第二半导体管芯，其具有第二源极到漏极间距的集成式第二晶体管。所述第二源极到漏极间距比所述第一源极到漏极间距小至少30％。
根据在本文中涵盖的至少一个另外的示例实施例，一种多尔蒂放大器系统包括第一半导体管芯，其具有用于主放大器的集成式第一晶体管，和第二半导体管芯，其具有用于峰化放大器的集成式第二晶体管。所述第一半导体管芯具有第一物理管芯面积与总栅极外围比，所述第二半导体管芯具有第二物理管芯面积与总栅极外围比，且所述第二物理管芯面积与总栅极外围比相比于所述第一物理管芯面积与总栅极外围比小至少30％。
此外，根据在本文中涵盖的至少一个另外的示例实施例，一种实施功率放大器的方法包括提供包括用于主放大器电路的集成式第一晶体管的第一半导体管芯，其中所述第一半导体管芯具有第一物理管芯面积与总栅极外围比和第一源极到漏极间距。所述方法还包括提供包括用于峰化放大器电路的集成式第二晶体管的第二半导体管芯，其中所述第二半导体管芯具有第二物理管芯面积与总栅极外围比和第二源极到漏极间距。另外，所述方法另外包括借助于多个第一线接合和多个第二线接合将所述第一晶体管电耦合到第一栅极引线和第一漏极引线、和借助于多个第三线接合和多个第四线接合将所述第二晶体管电耦合到第二栅极引线和第二漏极引线。(a)所述第二物理管芯面积与总栅极外围比相比于所述第一物理管芯面积与总栅极外围比小至少30％，或(b)所述第二源极到漏极间距比所述第一源极到漏极间距小至少30％。
虽然上文已经结合特定的设备描述了本发明的原理，但是应当清楚地理解，此描述仅为了举例做出，且非用作对本发明的范围的限制。特别期望的是，本发明不限于本文中所包括的实施例和说明，而是包括那些实施例的修改形式，包括在所附权利要求范围内出现的实施例部分和不同实施例的要素组合。

Claims (10)

1.一种多路径功率放大器，其特征在于，包括：
第一半导体管芯，其带有具有第一源极到漏极间距的集成式第一晶体管；以及
第二半导体管芯，其带有具有第二源极到漏极间距的集成式第二晶体管，
其中所述第二源极到漏极间距比所述第一源极到漏极间距小至少30％。
2.根据权利要求1所述的多路径功率放大器，其特征在于，所述多路径功率放大器是多尔蒂功率放大器。
3.根据权利要求2所述的多路径功率放大器，其特征在于，进一步包括：
主放大器电路部分，其中所述第一晶体管包括于所述主放大器电路部分中；以及
第一峰化放大器电路部分，其中所述第二晶体管包括于所述峰化放大器电路部分中。
4.根据权利要求3所述的多路径功率放大器，其特征在于，所述多尔蒂功率放大器包括另外的峰化放大器电路部分。
5.根据权利要求4所述的多路径功率放大器，其特征在于，所述额外峰化放大器电路部分包括第一额外峰化放大器电路部分，且其中所述第一额外峰化放大器电路部分包括第三半导体管芯，所述第三半导体管芯带有具有第三源极到漏极间距的集成式第三晶体管。
6.根据权利要求5所述的多路径功率放大器，其特征在于，所述第三源极到漏极间距与所述第二源极到漏极间距大体上相同，或所述第三源极到漏极间距小于所述第二源极到漏极间距。
7.根据权利要求1所述的多路径功率放大器，其特征在于，所述第一半导体管芯和所述第二半导体管芯耦合到第一衬底。
8.根据权利要求1所述的多路径功率放大器，其特征在于，所述第一半导体管芯耦合到第一衬底，且所述第二半导体管芯耦合到第二衬底。
9.一种多尔蒂放大器系统，其特征在于，包括：
第一半导体管芯，其具有用于主放大器的集成式第一晶体管，其中所述第一半导体管芯具有第一物理管芯面积与总栅极外围比；
第二半导体管芯，其具有用于峰化放大器的集成式第二晶体管，其中所述第二半导体管芯具有第二物理管芯面积与总栅极外围比；且
其中所述第二物理管芯面积与总栅极外围比相比于所述第一物理管芯面积与总栅极外围比小至少30％。
10.一种实施功率放大器的方法，其特征在于，所述方法包括：
提供包括用于主放大器电路的集成式第一晶体管的第一半导体管芯，其中所述第一半导体管芯具有第一物理管芯面积与总栅极外围比和第一源极到漏极间距；
提供包括用于峰化放大器电路的集成式第二晶体管的第二半导体管芯，其中所述第二半导体管芯具有第二物理管芯面积与总栅极外围比和第二源极到漏极间距；
借助于多个第一线接合和多个第二线接合将所述第一晶体管电耦合到第一栅极引线和第一漏极引线；以及
借助于多个第三线接合和多个第四线接合将所述第二晶体管电耦合到第二栅极引线和第二漏极引线，
其中(a)所述第二物理管芯面积与总栅极外围比相比于所述第一物理管芯面积与总栅极外围比小至少30％，或(b)所述第二源极到漏极间距比所述第一源极到漏极间距小至少30％。
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